CN106603072A - 具有模拟正交校准环路的注入锁定环形振荡器电路 - Google Patents
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Abstract
一种环形振荡器包括生成第一相位信号的第一延迟级和生成第二相位信号的第二延迟级。第一延迟级和第二延迟级中的每个延迟级包括可变电阻电路。相位比较器电路执行在第一相位信号与第二相位信号之间的相位比较以生成相位误差信号。放大器电路根据相位误差信号来生成控制信号。反馈环路施加控制信号以控制在第一延迟级和第二延迟级中的可变电阻电路的电阻。
Description
技术领域
本公开内容大体涉及振荡器电路，并且更具体地涉及环形振荡器电路。
背景技术
多相时钟在许多应用中是有用的。在高速串行链路应用中，多相时钟被用于以比内部时钟频率高的比特率处理数据流。在时钟倍频器应用中，多相时钟被组合以产生针对合成器的期望输出频率。在微处理器中，多相时钟可以放松预充电逻辑中的时钟约束以实现更高的运行速度。在无线设计中，针对直接转换需要射频多相时钟，而在基带电路中，多相时钟可以被用于找到针对模数转换器(ADC)的更好的采样点以改善总体系统性能。
在领域中已知用于实施多相时钟生成的若干技术。这些技术中的一些在下面列出：
1.多相电压控制振荡器(M-VCO)(参见例如Mazzanti等人的文章“Analysis andDesign of a Double-Quadrature CMOS VCO for Subharmonic Mixing at Ka-Band”，IEEE Transactions on Microwave Theory and Techniques，第56卷，第2期，第355页至第363页，2008(通过引用并入))；
2.延迟锁定环(DLL)(参见例如Craninckx等人的文章“A harmonic quadratureLO generator using a 90°delay-locked loop”，Proc.European Solid-State CircuitsConf.(ESSCIRC)，2004，第127页至第130页(通过引用并入))；
3.通过频分的正交(参见例如Bonfanti等人的文章，“A 15-GHz broad-band/2frequency divider in 0.13μm CMOS for quadrature generation”，IEEEMicrow.Wireless Compon.Lett.，第15卷，第11号，第724页至第726页，2005年11月(通过引用并入))；
4.通过多相滤波器的正交(参见例如Kaukovuori等人的文章“Analysis anddesign of passive polyphase filters”，IEEE Trans.Circuits Syst.I，Reg.Papers，第55卷，第10号，第3023页至第3037页，2008年11月(通过引用并入))；以及
5.注入锁定环形振荡器(参见例如Grozing等人的文章“CMOS Ring oscillatorwith Quadrature outputs and 100MHz to 3.5GHz Tuning Range”，Proc.29th EuropeanSolid-State Circuits Conf.(ESSCIRC 03)，IEEE Press，2003，第679页至第682页(通过引用并入))。
这些技术中的每个呈现针对宽带应用的一个或多个缺点。
M-VCO技术使用如图1的示例中所示的连接的四个级。从振荡器的同相侧产生的信号被注入到振荡器的正交相位侧中，并且反之亦然。环形反馈中呈现的反相允许生成正交的两个信号。存在通过使用LC谐振电路或延迟单元的两种已知实施方案。
LC谐振VCO实施方案确保所生成的时钟的足够的谱纯度。该电路可以被调谐以在作用于构成储能罐的电感器或电容器的值上的频率范围内工作。针对高频应用，在VCO中用作调谐元件的可变电容器针对给定调谐范围呈现较差的质量因子，并且在锁相环反馈路径中使用的分频器是功率紧缺的。LC谐振VCO已经成功地被使用在窄带系统中。呈现在调谐范围与相位噪声之间的权衡。此外，多相振荡器示出高相位噪声，尤其是被上转换成相位噪声的闪变分量。
延迟单元VCO解决方案采用具有可变延迟的单元。为避免振荡，环必须提供2π的相移并且在振荡频率处具有单位电压增益。每个延迟级必须提供π/N的相移，其中N是延迟级的数目。该方法通常受与过程变化和不匹配相关的问题影响。该电路的额外弱点由沿与相位不确定性相关的环路累积的抖动表示，与由LC谐振实施方案实现的电路相比，抖动与高相位噪声相对应。
如环形振荡器中的DLL解决方案利用对如图2所描绘的延迟单元的使用。与环形振荡器不同，在这种情况下，通常使用数字环路。在链的输入处提供在期望频率的信号。相位检测器被用于将输出相位差与输入相位差进行比较。该信息被用于校准每个单元中的延迟以提供相同输入时钟的均等间隔的相位版本。该解决方案的缺点包括：敏感性过程变化和不匹配；沿环路和复杂校准逻辑的抖动的累积。
另一解决方案通过使用分频器来生成正交信号。可以通过如图3所示的双采样器配置来完成对正交的两个时钟的生成。该解决方案按结构是宽带的。为了正确地工作，该架构在其输入处要求在期望频率的两倍的时钟。该信号可以由在期望频率的双倍的频率范围中工作的振荡器提供。该双倍速度要求严重影响VCO设计。实际上，分频器电路随着频率增大而快速地变得功率紧缺。该解决方案的另一缺点在于其仅仅可以产生两个输出相位。
多相位滤波器(PPF)解决方案被示出在图4中。生成I-Q信号的最简单的方式是利用RC-CR网络：在同相I输出处的信号具有45度相位滞后，并且在正交相位Q输出处的信号具有45度相位超前。两个信号都被衰减3dB。因此，在极点频率处，相位和幅度两者都处于平衡。该结构仅仅在RC频率处提供恒定90度相移，并且其遭受幅度失衡。又一问题是部件不匹配：其导致两个RC积不相等，并且这产生相位误差。因此，利用更大的死区来实现更好的匹配。该解决方案的另一缺点在于其仅仅可以产生两个输出相位。
注入锁定环形振荡器技术具有如图5所示的框图。该电路利用由四个延迟单元组成的环路，其中的一个由输入频率信号注入。输出信号示出输入信号的频率和相位噪声。该方法的主要缺点在于其通常受与稳定和供电变化相关的问题影响。
存在对将以高相位准确度生成从在相同频率处的独特时钟相位信号开始的多个均等间隔的时钟相位的改善的环形振荡器电路的需求。
发明内容
本文公开的实施例提供一种宽带多相时钟生成电路，其能够在多个操作频率进行操作同时在不同操作频率并且在工艺、温度和供电的变化期间保持良好性能。
在实施例中，一种电路包括：环形振荡器电路，其包括以反相反馈级联地耦合的多个延迟级；其中每个延迟级包括可变电阻电路；相位比较器电路，其被配置执行为在由环形振荡器电路的两个对应的延迟级输出的两个不同相位之间的相位比较；以及放大器电路，其被配置为响应于相位比较而生成控制信号，其中控制信号被反馈以控制环形振荡器电路的延迟级中的可变电阻电路的电阻。
在实施例中，一种方法包括：使用环形振荡器的第一延迟级来生成振荡信号的第一相位；使用环形振荡器的第二延迟级来生成振荡信号的第二相位，第二级被耦合到第一级；将第一相位与第二相位进行相位比较以生成相位误差信号；将相位误差信号转换成控制信号；以及使用控制信号来控制第一延迟级和第二延迟级中的每个中的负载电阻。
在实施例中，一种电路包括：环形振荡器，其包括生成第一相位信号的第一延迟级和生成第二相位信号的第二延迟级；其中第一延迟级和第二延迟级中的每个延迟级包括可变电阻电路；相位比较器电路，其被配置为将第一相位信号与第二相位信号进行相位比较以生成相位误差信号；放大器电路，其被配置为从相位误差信号来生成控制信号；以及反馈环路，其被配置为施加控制信号以控制第一延迟级和第二延迟级中的可变电阻电路的电阻。
附图说明
前述和其他特征和优点将在下面结合附图对特定实施例的非限制性描述中详细进行讨论，在附图之中：
图1示出了正交电压控制振荡器的框图；
图2示出了延迟锁定环路振荡器的框图；
图3示出了分频器振荡器的框图；
图4示出了多相滤波器振荡器的框图；
图5示出了注入锁定环形振荡器的框图；
图6示出了具有模拟正交校准电路的注入锁定环形振荡器的框图；
图7是延迟单元级的电路图；
图8是偏置复制电路的电路图；
图9是混频器电路的电路图；以及
图10是跨阻抗放大器的电路图。
具体实施方式
在不同附图中利用相同的附图标记来指代相同的元件。具体地，不同的实施例共同的结构和/或功能元件可以利用相同的附图标记来指代并且可以具有相同的结构特性、尺寸特性和材料特性。为清楚起见，仅仅示出并将详细描述对理解所描述的实施例有用的那些步骤和元件。具体地，没有详细描述由功率转换器供电的电路，所描述的实施例与常见应用兼容。在下面的描述中，当对术语“约”、“大致”、或者“大约”进行引用时，这意味着在10％内，优选地意味着在5％内。
现在对图6进行参考，图6示出了经正交校准的注入锁定环形振荡器电路10的框图。振荡器电路10包括注入锁定环形振荡器12和模拟正交校准环路14。
注入锁定环形振荡器12包括四个级联地耦合延迟单元级20(1)-20(4)，具有180°的相移反馈到第一级20(1)的输入的最末级20(4)的输出。第一级20(1)还接收由振荡器电路22生成的注入振荡锁定频率信号(Vinj)。在优选实施例中，延迟单元级20是具有差分信号输入和差分信号输出的差分电路。针对差分信号的相应反相端和非反相端分别由“-”和“+”指示符来指示。由每个延迟单元级20引入的延迟的效应是要在各级之间的振荡信号中引入相移。例如从级20(1)输出的差分信号可以被认为具有45°相移，从级20(2)输出的差分信号可以被认为具有90°相移，从级20(3)输出的差分信号可以被认为具有135°相移，并且从级20(4)输出的差分信号可以被认为具有0°相移。因此，从级20(1)输出的差分信号和从级20(3)输出的差分信号具有正交相位关系(即，偏移90°)，并且从级20(2)输出的差分信号和从级20(4)输出的差分信号具有正交相位关系。
注入锁定环形振荡器12的自由运行频率f0是可使用输出被施加到延迟单元级20中的每个的n位控制信号的频率调谐电路24数字地调谐的。该数字调谐控制对于确保注入锁定环形振荡器12的自由运行频率与由振荡器电路22生成的注入振荡锁定信号的频率finj相匹配是重要的。仅仅当该频率上的匹配出现时在来自相继延迟单元级20的差分信号输出处的信号的相位将被偏移45°。因此，在相继延迟单元级20之间的相对相位误差与在自由运行频率与注入振荡锁定信号频率之间的频率偏移成比例。
使用通过频率调谐电路24的数字校准功能，可以实现针对过程变化的补偿。然而，在振荡器10的正常操作期间不执行数字校准。为此原因，(在校准之后)温度和供电电压的变化未得到补偿，并且这可以导致输出相位的误差。模拟正交校准环路14提供稳定和供电电压补偿。
针对延迟单元级20的偏置由偏置复制电路(bias replica circuit)26提供。偏置复制电路26还接收n位控制信号频率调谐电路24，并且因此由偏置复制电路26生成的偏置控制信号bc取决于对自由运行频率的校准。
现在对图7进行参考，图7示出了延迟单元级20的电路图。每个级20包括使差分输入晶体管对32和34偏置的尾电流源30。由尾电流源30提供的偏置由偏置复制电路26响应于偏置控制信号(bc)来控制。尾电流源30耦合到接地供电节点。针对差分输入晶体管对32和34中的晶体管的栅极端提供针对延迟单元级20的反相输入端和非反相输入端(In-和In+)。针对延迟单元级20的非反相输出端和反相输出端(out+和out-)被提供在差分输入晶体管对32和34中的晶体管的漏极端处。针对差分输入晶体管对32和34的负载电路35包括数字控制可变电阻，数字控制可变电阻包括与晶体管32串联耦合的第一可变电阻电路36和与晶体管34串联耦合的第二可变电阻电路38。可变电阻电路36和38耦合到供电节点Vdd。由频率调谐电路24输出的n位控制信号控制可变电阻电路36和38中的每个的电阻。如以上所讨论的，该数字控制影响注入锁定环形振荡器12的自由运行频率。在实施例中，每个可变电阻电路可以包括n个并联连接的MOS晶体管，其中晶体管的栅极端耦合以接收n位控制信号的一个位。
现在对图8进行参考，图8示出了针对偏置复制电路26的电路图。偏置控制信号bc由被实现为二极管连接的设备的晶体管40生成，其中偏置控制信号bc被提供在晶体管40的栅极端处。在实施方案中，每个级20中的尾电流源30由在电流镜关系中具有连接到晶体管40的栅极端的晶体管形成。晶体管40的源极端耦合到接地参考节点。晶体管40的漏极端耦合到晶体管40的栅极端，并且还连接到晶体管42的漏极端。晶体管40和42具有相反的导电类型(在图示的示例中分别为n通道MOSFET和p通道MOSFET)。晶体管42的栅极端连接到运算放大器44的输出端。放大器44的反相输入耦合到晶体管42的源端。放大器44的非反相输入耦合以接收参考电压Vref。放大器44和晶体管42用作低压差类型的调节器电路，其迫使在晶体管42的源端处的电压等于参考电压Vref。可变电阻电路46与晶体管42串联耦合。可变电阻电路46耦合到供电节点Vdd。由频率调谐电路24输出的n位控制信号控制可变电阻电路46的电阻。流经晶体管40和42的电流被设置为n位信号和参考电压Vref的函数。该电流驱动在晶体管40的栅极端处提供的偏置控制信号。在实施例中，可变电阻电路46可以包括n个并联连接的MOS晶体管，其中晶体管的栅极端耦合以接收n位控制信号的一个位(其中晶体管与电路36和38的晶体管相匹配)。
现在再一次对图6进行参考。模拟正交校准环路14包括第一缓冲器电路50，其耦合到延迟单元级20中的一个(在图示的示例中，延迟单元级20(2))的差分输出以生成正交相位信号(Q)。模拟正交校准环路14包括第二缓冲器电路52，其耦合到延迟单元级20中的另一个(在图示的示例中，延迟单元级20(4))的差分输出以生成同相信号(I)。缓冲器电路50和52用于将注入锁定环形振荡器12的芯从模拟正交校准环路14解耦。将指出从缓冲器电路50和52输出的差分信号(Q和I)彼此具有正交相位关系，因为在延迟单元级20(2)和20(4)的输出处的差分信号彼此也具有正交相位关系(分别为90°和0°)。正交相关相位的选择是仅仅通过举例的方式的，应理解具有相对于彼此的期望关系的任何两个相位都能够替代地被选择。
模拟正交校准环路14还包括相位检测器53，相位检测器53包括混频器电路54，混频器电路54接收从缓冲器电路50和52输出的正交相位关系信号(Q和I)。同样，关于恰当配置的相位检测器53能够替代地选择不是正交相关的相位。混频器电路54将正交相位关系信号混合在一起并生成差分输出信号Φ。因为正交相位关系信号处于相同频率，差分输出信号Φ是DC信号，其差分幅值是在正交相位关系信号之间的正交相位差的函数。因此，在由缓冲器电路50和52输出的正交相位关系信号之间的任何正交相位误差被反映在差分输出信号Φ中。跨阻抗放大器56将差分输出信号Φ转换为模拟正交校准控制电压(Vaqc)，其被馈送回到反馈环路中的延迟单元级20中的每个。模拟正交校准控制电压用于在注入锁定环形振荡器12的操作期间通过改变负载电阻来调节负载电路35。
再次参考图7，每个延迟单元级20的负载电路包括晶体管58，其源极漏极电路路径耦合在差分输入晶体管对32和34的漏极端之间。晶体管58的栅极端耦合以接收由跨阻抗放大器56输出的模拟正交校准控制电压。栅极电压调制有效地实施耦合在差分输入晶体管对32和34的漏极端之间的可变电阻的晶体管58的导电性。与电路36和38不同，该可变电阻在电路10的操作期间实时变化，其中晶体管58的可变电阻影响负载电路35的电阻并且因此改变频率从而驱动在I信号与Q信号之间的相位差等于90°。
现在对图9进行参考，图9示出了混频器电路54的电路图。混频器电路54是接收正交相位信号Q的差分分量Qp和Qn以及同相信号I的差分分量Ip和In的无源混合器电路。因为无源混频器电路又多个晶体管开关60形成，所以优选利用CMOS信号来驱动那些开关的栅极端。混频器电路54因此使用缓冲器电路62来将信号Q和I的共态逻辑(CML)差分分量(Qp，Qn，Ip，In)转换为用于施加到如所示的晶体管62的栅极端的CMOS逻辑信号(out_Qp，out_Qn，out_Ip，out_In)。解耦电容器64被提供在缓冲器62的输出与晶体管60的漏极端之间。混频器电路54输出指示相位误差的差分分量Φp和Φn。
现在对图10进行参考，图10示出了跨阻抗放大器56的电路图。放大器56接收差分分量Φp和Φn并生成模拟正交校准控制电压Vaqc。偏置电压Vb_p和Vb_n被提供以使放大器56的输入级70和72中的p通道晶体管和n通道晶体管的栅极端偏置。由输入级70和72生成的电流在输出级74中彼此相减已产生信号Vaqc。
图6的电路的操作可以被概括如下：
注入锁定环形振荡器12以由延迟单元级20的负载电路35设置的固有频率f0操作。当具有接近f0的频率finj的外部信号由振荡器电路22注入时，注入锁定环形振荡器12的输出频率变得等于finj。为了适应新操作频率，振荡器的输出信号示出相移，其可以被视为相位误差Φe。在没有注入的情况下，在每个级处的振荡器和负载提供π/m相移以满足相位条件，其中m是级20的数目。
下面的等式示出在针对相继级20的振荡输出信号之间的相对相位误差Φe与在锁定信号频率与自由运行频率之间的偏移成比例：
使用由频率调谐电路24输出的n位控制信号的数字校准通过将频率f0调节为等于频率finj来补偿过程变化，但是其不能够在正常操作期间(即，实时地)重新运行以说明可能降低输出相位的温度或供电的变化。模拟正交校准环路14提供实时校准以补偿环境变化。模拟正交校准环路14确保在任何时刻环形振荡器自由运行频率f0都接近注入锁定频率finj。以这种方式，相位误差根据以上提到的公式被最小化。
模拟正交校准环路14基于使用度量在级20的两个正交输出之间的相移的混频器电路54的相位检测器53。在这一点上，尽管在图6中图示了正交相位比较，但是本领域技术人员将理解环形振荡器12的输出的任何对可以由模拟正交校准环路14使用。仅仅有必要的是针对所选择的相位关系设计相位检测器53。
模拟正交校准环路14使用信号Vaqc来调节振荡器12的自由运行频率以确保在所选择的输出对之间存在期望的相移。在图6的示例中，该期望的相移是90°。通过控制被施加到每个级20中的晶体管58的控制端子的电压来实现在期望的相移上的控制。在图示的实施方案中，晶体管58是如图7所示的p通道MOS晶体管，其允许对每个级20中的电阻性负载电路35进行精细调节，其中该电阻性调节完成对反馈环路中的振荡器12的自由运行频率的调节，其驱动自由运行频率等于在实时操作中注入的信号频率。当该条件被实现时，由级20输出的振荡信号的所有相位在相位上被均等地间隔开，并且温度和电压供电上的变化被跟踪。
相位检测器应当示出低噪声以便不影响总体噪声，尤其是闪变噪声分量。相位检测器的混频器54将RF信号转换为与相移误差成比例的电压或电流DC信号。低噪声混频器优选被用于不使相位发生器的噪声性能降低。
指出关于电路10的下面的优点和特征：a)生成在宽带内的准确的多相时钟，从而补偿PVT变化；b)模拟正交校准环路连续地校准环形振荡自由运行频率以补偿温度和供电变化；c)每个级包括由环路作用以连续地调节级的操作并且因此调节环形振荡器自由运行频率的电路分量；d)在环路中使用低噪声混频器来度量级的输出相移；e)环路改善级的数字校准的准确度从而克服归因于将最小频率步长调节设置为等于n位控制信号的LSB值的频率的量化的缺陷；f)缓冲器电路被用于将相位检测器从振荡器解耦以便减小电容性负载；g)环路对振荡器和其电路的相移进行校准使得环路在振荡器输出处产生精确信号相位；h)AQC环路与振荡器的隔离确保环路的操作不会影响振荡信号的输出幅度；以及i)环路的隔离不会影响通过使用复制偏置电路设置的输出共态。
尽管为了简化附图并确保环路14的特征不被模糊未明确示出在图6中，但是在优选实施方案中，电路10还包括针对非选择相位(即，在级20(1)和20(3)的输出处)缓冲器、混频器和跨阻抗放大器(如在附图标记50、52、56和56处的那些)。这些电路实际上是虚拟电路，其连接到电路12的存在确保在所有级20的输出处的环形负载的平衡。
已经描述了各种实施例。本领域技术人员将容易进行各种更改、修改和改进。另外，基于上文给出的功能指示，已经描述的实施例的实际实施方案在本领域技术人员的能力内。
Claims (23)
1.一种电路，包括：
环形振荡器电路，包括以反相反馈级联地耦合的多个延迟级；
其中每个延迟级包括可变电阻电路；
相位比较器电路，被配置为执行在由所述环形振荡器电路的两个对应的延迟级输出的两个不同相位之间的相位比较；以及
放大器电路，被配置为响应于所述相位比较而生成控制信号，其中所述控制信号被反馈以控制所述环形振荡器电路的所述延迟级中的所述可变电阻电路的电阻。
2.根据权利要求1所述的电路，其中所述两个不同相位是正交相关相位，并且所述相位比较器包括正交相位比较器。
3.根据权利要求2所述的电路，其中所述正交相位比较器包括正交混频器电路。
4.根据权利要求3所述的电路，其中所述正交混频器电路是无源混频器电路。
5.根据权利要求1所述的电路，其中所述放大器电路是跨阻抗放大器。
6.根据权利要求1所述的电路，其中每个延迟级中的所述可变电阻电路包括负载电路，所述负载电路包括第一电阻器和第二电阻器以及具有耦合在所述第一电阻器与所述第二电阻器之间的传导路径的晶体管，并且所述晶体管的控制端子被配置为接收所述控制信号。
7.根据权利要求6所述的电路，其中所述第一电阻器和所述第二电阻器是具有数字控制电阻的可变电阻器。
8.根据权利要求7所述的电路，还包括数字调谐电路，所述数字调谐电路被配置为输出数字控制信号以对第一电阻器和第二电阻器的所述数字控制电阻进行设置。
9.根据权利要求8所述的电路，其中所述控制信号是模拟控制信号，并且所述传导路径具有模拟控制电阻。
10.根据权利要求6所述的电路，其中所述延迟级还包括差分输入晶体管对，所述第一电阻器在第一节点处与所述差分输入晶体管对的第一个差分输入晶体管串联地耦合，并且所述第二电阻器在第二节点处的与所述差分输入晶体管对的第二个差分输入晶体管串联耦合，用于所述晶体管的所述传导路径耦合在所述第一节点与所述第二节点之间。
11.根据权利要求1所述的电路，还包括振荡电路，所述振荡电路生成被施加到所述环形振荡器电路的输入的注入频率信号。
12.一种方法，包括：
使用环形振荡器的第一延迟级来生成振荡信号的第一相位；
使用环形振荡器的第二延迟级来生成所述振荡信号的第二相位，所述第二级被耦合到所述第一级；
将所述第一相位与所述第二相位进行相位比较以生成相位误差信号；
将所述相位误差信号转换成控制信号；以及
使用所述控制信号来控制所述第一延迟级和所述第二延迟级中的每个延迟级中的负载电阻。
13.根据权利要求12所述的方法，其中所述控制信号是模拟信号。
14.根据权利要求12所述的方法，其中所述第一相位和所述第二相位是正交相关相位。
15.根据权利要求12所述的方法，其中相位比较包括将所述第一相位与所述第二相位混合在一起。
16.一种电路，包括：
环形振荡器，包括生成第一相位信号的第一延迟级和生成第二相位信号的第二延迟级；
其中所述第一延迟级和所述第二延迟级中的每个延迟级包括可变电阻电路；
相位比较器电路，被配置为将所述第一相位信号与所述第二相位信号进行相位比较以生成相位误差信号；
放大器电路，被配置为从所述相位误差信号生成控制信号；以及
反馈环路，被配置为施加所述控制信号以控制所述第一延迟级和所述第二延迟级中的所述可变电阻电路的电阻。
17.根据权利要求16所述的电路，其中所述第一相位和所述第二相位是正交相关相位。
18.根据权利要求17所述的电路，其中所述相位比较器电路是正交混频器电路。
19.根据权利要求16所述的电路，其中所述第一延迟级和所述第二延迟级中的每个延迟级中的所述可变电阻电路包括负载电路，所述负载电路包括第一电阻器和第二电阻器以及具有耦合在所述第一电阻器与所述第二电阻器之间的传导路径的晶体管，并且所述晶体管的控制端子被配置为接收所述控制信号。
20.根据权利要求19所述的电路，其中所述第一电阻器和所述第二电阻器是具有数字控制电阻的可变电阻器。
21.根据权利要求20所述的电路，还包括数字调谐电路，所述数字调谐电路被配置为输出数字控制信号以对第一电阻器和第二电阻器的所述数字控制电阻进行设置。
22.根据权利要求21所述的电路，其中所述控制信号是模拟控制信号，并且所述传导路径具有模拟控制电阻。
23.根据权利要求19所述的电路，其中所述延迟级还包括差分输入晶体管对，所述第一电阻器在第一节点处与所述差分输入晶体管对的第一个差分输入晶体管串联耦合，并且所述第二电阻器在第二节点处与所述差分输入晶体管对的第二个差分输入晶体管串联耦合，用于所述晶体管的所述传导路径耦合在所述第一节点与所述第二节点之间。
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