KR101796877B1 - 전압 펌프 및 위상 동기 제어 장치 - Google Patents

전압 펌프 및 위상 동기 제어 장치 Download PDF

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신현철
손지훈
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광운대학교 산학협력단
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Abstract

전하 펌프 및 위상동기 제어 장치가 개시된다. 전하펌프는, 소스 전극이 전원전압과 연결되는 UP 스위치; 소스 전극이 접지단과 연결되는 DN 스위치; 및 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함하며, 상기 제1 트랜지스터의 소스 전극이 상기 DN 스위치의 드레인 전극과 연결되며, 상기 제3 트랜지스터의 소스 전극이 상기 UP 스위치의 드레인 전극과 연결되고, 상기 UP 스위치 및 상기 DN 스위치의 온(On)에 따라 전류 미러를 형성하는 전류 미러부를 포함하되, 상기 제1 트랜지스터의 게이트 전극은 상기 제1 트랜지스터의 소스 전극과 연결되며, 상기 제3 트랜지스터의 게이트 전극은 상기 제3 트랜지스터의 소스 전극으로 연결된다.

Description

전압 펌프 및 위상 동기 제어 장치{CMOS charge pump and Pulse-Locked Loop apparatus}
본 발명은 전압 펌프 및 위상 동기 제어 장치에 관한 것이다.
RF 송수신기에서 전하 펌프 PLL은 매우 중요한 블록으로 주파수 변복조를 위하여 정확한 기준 신호를 생성하고, 이를 믹서에 제공하는 역할을 한다. 전하펌프 PLL은 PFD와 전하펌프를 사용하기 때문에 locking range에 제약이 없고, PLL의 위상 동기시 고정적인 위상오차가 없다는 장점이 있다.
그러나, 실제 회로에서는 전하펌프의 비이상성으로 인해 UP/DN 전류 이외에 원치 않는 전류가 발생하게 되고, 이 전류는 루프필터에 인가되어 VCO의 튜닝 전압에 리플 전압을 발생시킨다.
도 1은 주기적인 리플 전압이 인가된 VCO의 출력 스펙트럼에서 스퍼가 발생하는 것을 나타낸다. 루프필터에서 발생한 리플 전압은 매우 짧은 시간 동안 발생하기 때문에 임펄스로 가정할 수 있다. 이와 같은 전압이 VCO에 인가되면, VCO의 출력 스펙트럼에서 스퍼가 발생하게 된다. 이러한 스퍼는 중심 주파수(
Figure 112016106014812-pat00001
)에서 기준 주파수(
Figure 112016106014812-pat00002
)의 배수만큼 떨어져서 발생하기 때문에 기준 스퍼라고 불린다. 기준 스퍼를 갖는 LO 신호는 수신기단의 SNR을 떨어뜨리고 송시기단에서는 인접채널의 간섭신호로 작용하게 된다.
따라서, PLL 설계시 스퍼의 크기를 줄이는 것이 중요하다.
일반적으로 PLL에서 좁은 루프대역폭을 사용하면 기준 스퍼의 크기를 줄일 수 있다. 그러나 루프대역폭은 PLL의 안정도, 위상잡음, 위상동기시간 등과 관련이 있기 때문에 단독적으로 조절할 수 없다. 따라서 기준 스퍼의 크기를 줄이는 가장 좋은 방법은 전하펌프의 비이상성을 줄여서 리플 전압의 크기를 줄이는 방법이다.
전하펌프에 발생하는 비이상성은 크게 3가지로 분류된다. 누설전류, UP/DN 전류의 부정합, PFD의 출력신호인 UP/DN 신호간의 시간부정합이다. 이상적인 전하펌프는 위상동기시 출력전류가 발생하지 않지만 실제 전하펌프는 비이상성으로 인해 원치 않는 출력 전류를 갖게 된다.
위상동기시 발생하는 전하펌프의 출력전류는 수학식 1과 같이 나타낼 수 있다.
Figure 112016106014812-pat00003
여기서,
Figure 112016106014812-pat00004
는 각각 누설 전류, 전류부정합, 시간부정합에 의한 출력 전류를 나타낸다.
전하펌프의 출력 전류(
Figure 112016106014812-pat00005
)를 Fourier series로 나타내면 수학식 2와 같다.
Figure 112016106014812-pat00006
여기서,
Figure 112016106014812-pat00007
는 출력 전류 중에서 k번째 고조파 신호의 푸리에 계수이다. PLL 출력 스펙트럼에서 발생하는 기준 스퍼들 중 첫번째 고조파 스퍼의 크기가 가장 크다. 또한, 정수분주기 PLL의 경우 첫번째 고조파 스퍼는 인접 채널에 위치하여 송수신기에 문제를 야기시킨다.
따라서, 이에 해당하는 푸리에 계수(
Figure 112016106014812-pat00008
)를 중점으로 해석해야 한다.
Figure 112016106014812-pat00009
의 크기는 각각 비이상성 전류들의 방향과 시간에 따라서 다르게 결정되지만 비이상성에 의해 발생하는 전류의 크기를 모두 더하면 최대로 발생하는 기준 스퍼를 예측할 수 있다.
3가지 비이상성에 의한 전류 크기는 수학식 2와 같으며, 최대 기준 스퍼를 발생하는
Figure 112016106014812-pat00010
는 수학식 3과 같다.
Figure 112016106014812-pat00011
여기서,
Figure 112016106014812-pat00012
는 각각 전하펌프의 전류, 누설 전류, UP/DN 전류부정합의 크기, PFD의 턴-온시간, 기준 주파수의 주기 시간, UP/DN 파형간의 시간부정합을 나타낸다.
수학식 3을 보면,
Figure 112016106014812-pat00013
의 크기는 턴-온 시간에 비례하는 것을 알 수 있다.
Figure 112016106014812-pat00014
이 작아질수록 리플 전압의 크기가 줄어들기 때문에 기준 스퍼의 크기를 최소화하기 위해서는 PFD의 턴-온 시간을 줄여야만한다. PFD의 턴-온 시간은 PLL의 데드존 현상을 해결하기 위해서 존재하며 시간의 크기는 전하펌프의 동작속도에 따라서 결정된다. 따라서, 짧은 턴-온 시간에 동작할 수 있는 전하펌프가 필요하다.
(01) 특허문헌 공개특허 10-2010-0080859호(2010.07.12.)
본 발명은 빠른 턴-온 시간에서 동작할 수 있는 전하 펌프 및 이를 포함하는 위상 동기 제어 장치를 제공하기 위한 것이다.
본 발명의 일 측면에 따르면, 빠른 턴-온 시간에서 동작할 수 있는 전하 펌프 및 이를 포함하는 위상 동기 제어 장치가 제공된다.
본 발명의 일 실시예에 따르면, 전하펌프에 있어서, 소스 전극이 전원전압과 연결되는 UP 스위치; 소스 전극이 접지단과 연결되는 DN 스위치; 및 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함하며, 상기 제1 트랜지스터의 소스 전극이 상기 DN 스위치의 드레인 전극과 연결되며, 상기 제3 트랜지스터의 소스 전극이 상기 UP 스위치의 드레인 전극과 연결되고, 상기 UP 스위치 및 상기 DN 스위치의 온(On)에 따라 전류 미러를 형성하는 전류 미러부를 포함하되, 상기 제1 트랜지스터의 게이트 전극은 상기 제1 트랜지스터의 소스 전극과 연결되며, 상기 제3 트랜지스터의 게이트 전극은 상기 제3 트랜지스터의 소스 전극으로 연결될 수 있다. 상기 제1 트랜지스터의 게이트 전극과 상기 제2 게이트 전극이 연결되며, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터의 게이트 전극이 연결되어 상기 전원전압에 따른 전류 미러를 형성할 수 있다.
복수의 증폭기를 더 포함하되, 상기 복수의 증폭기 중 하나를 통해 상기 제1 트랜지스터의 게이트 전극이 상기 제1 트랜지스터의 소스 전극과 연결되며, 상기 복수의 증폭기 중 다른 하나를 통해 상기 제3 트랜지스터의 게이트 전극이 상기 제3 트랜지스터의 소스 전극과 연결될 수 있다.
상기 복수의 증폭기는 이단 증폭기이다.
복수의 방전 스위치를 더 포함하되, 상기 방전 스위치 중 하나의 소스 전극은 상기 제1 트랜지스터의 소스 전극과 연결되며, 상기 방전 스위치 중 다른 하나의 소스 전극은 상기 제3 트랜지스터의 소스 전극과 연결되며, 상기 방전 스위치의 각 드레인 전극은 상기 증폭기의 출력과 연결될 수 있다.
상기 방전 스위치는 N-타입 트랜지스터 또는 P-타입 트랜지스터이다.
상기 전류 미러부는 증폭기를 더 포함하되, 상기 증폭기의 입력단은 상기 제3 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되며, 상기 증폭기의 출력단은 상기 제1 트랜지스터와 상기 제2 트랜지스터의 게이트 전극에 연결될 수 있다.
상기 전원전압과 연결되는 제1 레플리카부, 제2 레플리카부 및 제3 레플레카부를 더 포함하되, 상기 제1 레플리카부의 드레인 전극은 상기 제4 트랜지스터의 소스 전극과 연결되며, 상기 제2 레플리카부의 드레인 전극은 상기 제5 트랜지스터의 소스 전극과 연결되고, 제3 레플리카부의 드레인 전극은 상기 제2 트랜지스터의 소스 전극과 연결될 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터와 서로 다른 타입 트랜지스터로 구성될 수 있다.
본 발명의 다른 실시예에 따르면, 전압제어 발진기, 위상주파수 검출기, 전하펌프, 루프필터 및 분주기를 포함하는 위상 동기 제어 장치에 있어서, 상기 전하펌프는, 전류 미러를 형성하는 복수의 트랜지스터를 포함하는 전류 미러부를 포함하되, 상기 전류 미러부는 상기 복수의 트랜지스터 중 일부 트랜지스터의 게이트 전극이 상기 일부 트랜지스터의 소스 전극과 연결되는 것을 특징으로 하는 위상 동기 제어 장치가 제공될 수 있다.
본 발명의 일 실시예에 따른 전하펌프 및 위상 동기 제어 장치를 제공함으로써, 빠른 턴-온 시간에 동작 가능하고, 이로 인해 기준 스퍼가 향상되는 이점이 있다.
도 1은 VCO의 출력 스펙트럼을 나타낸 그래프.
도 2는 종래의 소스-스위칭 전하 펌프의 구성을 도시한 회로도.
도 3은 본 발명의 일 실시예에 따른 전하펌프의 구성을 도시한 회로도.
도 4는 종래와 본 발명의 일 실시예에 따른 전하펌프의 전류파형을 도시한 그래프.
도 5는 종래와 본 발명의 일 실시예에 따른 전하펌프의 UP/DN 파형의 시간차에 따른 전류 이득을 나타낸 그래프.
도 6은 본 발명의 일 실시예에 따른 위상동기 제어 장치를 도시한 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 2는 종래의 소스-스위칭 전하 펌프의 구성을 도시한 회로도이다.
도 2를 참조하면, 종래의 전하 펌프(200)는 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제6 트랜지스터(M6)와 제10 트랜지스터(M10)를 포함하여 전류 미러부를 구성하고, 제1 트랜지스터(M1)과 제7 트랜지스터(M7)는 UP 스위치 및 DN 스위치로 제3 트랜지스터(M3)와 제5 트랜지스터(M5)의 소스단에 연결될 수 있다.
제2 트랜지스터(M2)와 제9 트랜지스터(M9)는 제1 트랜지스터(M1)의 레플리카이고, 제8 트랜지스터(M8)는 제7 트랜지스터(M7)의 레플리카로, UP 스위치 및 DN 스위치가 켜졌을 때 정확하게 전류를 미러링할 수 있게 도와주는 역할을 한다.
또한, 제1 트랜지스터(M1)의 소스단은 접지(GND)와 연결되고, 제7 트랜지스터(M7)의 소스단은 전원전압(VDD)와 연결될 수 있다. 이를 통해, 종래의 소스-스위칭 전하 펌프(200)는 클럭 피드스루나 전하공유와 같은 문제를 완화시킬 수 있는 이점이 있다.
그러나, 종래의 소스-스위칭 전하 펌프(200)는 UP 스위치(M7)와 DN 스위치(M1)가 꺼지게 되는 경우, 전류 미러부의 제3 트랜지스터(M3)와 제5 트랜지스터 (M5)의 소스단 전압이 정의되지 않게 되며, 소스단의 기생 캐패시터에 충전단 전하가 방전될때까지 제3 트랜지스터(M3)와 제5 트랜지스터(M5)는 꺼지지 않게 된다.
종래의 소스-스위칭 전하 펌프(200)는 이러한 문제점을 개선하기 위해, 제3 트랜지스터(M3)와 제5 트랜지스터(M5)의 각 소스단에 방전 스위치(Mx, My)를 배치하여 UP 스위치(M7)와 DN 스위치(M1)가 꺼지는 경우 제3 트랜지스터(M3)와 제5 트랜지스터(M5)의 각 소스단을 각각 전원전압(VDD)와 접지(GND)로 연결하여 전압을 정의해주는 방법이 이용되었다.
그러나, UP 스위치(M7)와 DN 스위치(M1)가 켜지는 경우, 제3 트랜지스터 (M3)와 제5 트랜지스터(M5)의 각 소스단이 반대 전위인 접지(GND)와 전원전압(VDD)로 바뀌면서 전하 펌프(200)의 출력 전류에서 매우 큰 글리치 전류가 출력 전류에 나타나는 문제가 발생한다.
글리치 전류는 높은 주파수 성분을 포함하기 때문에 제3 트랜지스터(M3)와 제5 트랜지스터(M5)의 소스단에 캐패시터(C1, C2)를 배치하면, 저역통과 특성으로 인해 글리치 성분을 완화시킬 수 있다.
그러나, 캐패시터로 인해 UP/DN 전류 파형의 라이징 타임(rising time)이 느려지게 되고, 안정적인 동작을 위해 긴 턴-온 시간을 필요로 하는 문제점이 있다.
결과적으로 이러한 긴 턴-온 시간은 전하펌프 PLL에서 기준 스퍼를 악화시키는 결과를 초래하는 문제가 있다.
이하에서는 짧은 턴-온 시간에 동작할 수 있는 본 발명의 일 실시예에 따른 전하펌프의 구조에 대해 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 전하펌프의 구성을 도시한 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 전하펌프(300)는 DN 스위치(310), UP 스위치(320), 전류 미러부(330), 복수의 증폭기(340, 350), 복수의 방전 스위치(360, 370), 복수의 레플리카부(380, 390, 395)를 포함하여 구성된다.
UP 스위치(320)의 소스 전극은 전원전압(VDD)과 연결된다.
DN 스위치(310)의 소스 전극은 접지(GND)와 연결된다.
전류 미러부(330)는 제1 트랜지스터(331), 제2 트랜지스터(332), 제3 트랜지스터(333), 제4 트랜지스터(334), 제5 트랜지스터(335)와 하나의 증폭기(336)를 포함한다.
제1 트랜지스터(331)의 소스 전극은 DN 스위치(310)의 드레인 전극을 통해 접지단과 연결된다.
또한, 제1 트랜지스터(331)의 소스 전극은 제1 트랜지스터(331)의 게이트 전극과 연결된다. 이때, 제1 트랜지스터(331)는 증폭기(이하, 제1 증폭기라 칭하기로 함)를 통해 게이트 전극을 소스 전극으로 연결할 수 있다. 이를 보다 상세히 설명하면, 제1 트랜지스터(331)의 게이트 전극은 제1 증폭기(340)의 입력단과 연결된다. 또한, 제1 증폭기(340)의 출력단은 방전 스위치(이해와 설명의 편의를 도모하기 위해 제1 방전 스위치라 칭하기로 함)의 드레인 전극으로 연결된다. 제1 방전 스위치(360)의 소스 전극과 제1 트랜지스터(331)의 소스 전극이 연결된다.
결과적으로 제1 트랜지스터(331)의 게이트 전극은 제1 증폭기(340)와 제1 방전 스위치(360)를 통해 제1 트랜지스터(331)의 소스 전극으로 연결된다.
제2 트랜지스터(332)의 게이트 전극은 제1 트랜지스터(331)의 게이트 전극과 연결된다. 또한, 제2 트랜지스터(332)의 소스 전극은 제3 레플리카부(395)의 드레인 전극과 연결된다.
제3 트랜지스터(333)의 소스 전극은 UP 스위치(320)의 드레인 전극과 연결된다.
이때, 제3 트랜지스터(333)의 게이트 전극은 제3 트랜지스터(333)의 소스 전극과 연결된다. 제3 트랜지스터(333)의 게이트 전극은 증폭기(이하, 제2 증폭기라 칭하기로 함)를 통해 제3 트랜지스터(333)의 소스 전극과 연결될 수 있다.
즉, 제3 트랜지스터(333)의 게이트 전극은 제2 증폭기(350)의 입력단으로 연결된다. 또한, 제2 증폭기(350)의 출력단은 방전 스위치(이하, 제2 방전 스위치라 칭함)의 드레인 전극으로 연결된다. 제2 방전 스위치(370)의 소스 전극과 제3 트랜지스터(333)의 소스 전극이 연결된다.
결과적으로 제3 트랜지스터(333)의 게이트 전극은 제2 증폭기(350)와 제2 방전 스위치(370)를 통해 제3 트랜지스터(333)의 소스 전극으로 연결된다.
여기서, 제1 증폭기(340) 및 제2 증폭기(350)는 이단증폭기로 형성될 수 있다.
제3 트랜지스터(333), 제4 트랜지스터(334) 및 제5 트랜지스터(335)는 대칭 구조로 전류 미러부(330)에서 연결된다. 즉, 제3 트랜지스터(333)의 게이트 전극은 제4 트랜지스터(334)의 게이트 전극 및 제5 트랜지스터(335)의 게이트 전극과 상호간 연결된다.
또한, 제4 트랜지스터(334) 및 제5 트랜지스터(335)는 각각 제1 레플리카부(380) 및 제2 레플리카부(390)를 통해 전원전압을 공급받고, 제2 트랜지스터(332)는 제3 레플리카부(395)를 통해 접지단으로 연결된다.
제1 레플리카부(380) 및 제2 레플리카부(390)의 각 소스 전극은 전원전압과 연결되며, 해당 제1 레플리카부(380) 및 제2 레플리카부(390)의 드레인 전극은 각각 제4 트랜지스터(334) 및 제5 트랜지스터(335)의 소스 전극과 연결된다.
제3 레플리카부(395)의 소스 전극은 접지단(GND)과 연결되며, 제3 레플리카부(395)의 드레인 전극은 제2 트랜지스터(332)의 소스 전극과 연결된다.
이를 통해, 제1 레플리카부(380), 제2 레플리카부(390) 및 제3 레플리카부(395)는 UP 스위치(320) 및 DN 스위치(310)가 온(On) 되는 경우 정확하게 전류를 미러링할 수 있도록 보조하는 역할을 한다.
본 발명의 일 실시예에 따른 전류 미러부(330)에 포함되는 트랜지스터 중 일부는 P- 타입 트랜지스터일 수 있으며, 나머지는 N-타입 트랜지스터일 수 있다.
상술한 바와 같이, 전류 미러부(330)는 하나의 증폭기(편의상 제3 증폭기라 칭하기로 함)를 포함한다. 여기서, 제3 증폭기(336)는 UP/DN 전류부정합을 줄이기 위해 레일-투-레일 구조로 형성된다.
즉, 제3 증폭기(336)의 입력단 중 (-) 입력은 제3 트랜지스터(333)의 드레인 전극과 연결되며, (+) 입력은 제4 트랜지스터(334)의 드레인 전극과 연결된다.
또한, 제3 증폭기(336)의 출력단은 제1 트랜지스터(331) 및 제2 트랜지스터(332)의 드레인 전극과 연결된다.
전술한 바와 같이, 전류 미러부(330)의 게이트 전극을 소스 전극으로 연결함으로써, 소스 전극의 전압을 최적 전압을 인가하도록 할 수 있다.
즉, 제1 트랜지스터(331) 및 제3 트랜지스터(333)의 게이트 전극을 제1 트랜지스터(331) 및 제3 트랜지스터(333)의 소스 전극으로 연결시킴으로써, 턴 오프(turn off)시 제1 트랜지스터(331) 및 제3 트랜지스터(333)의 전압은 "0"이 되어 전류를 차단할 수 있다. 이는 종래에 비해, 전류 미러부(330)의 소스 전극의 전압변화를 최소화하기 때문에 종래 기술에서 발생했던 글리치 전류가 크게 완화된다.
또한, 종래에 비해, 본 발명의 일 실시예에 따른 전하펌프(300)는 캐패시터를 사용하지 않음으로, UP/DN 전류 파형의 라이징 타임(rising time)이 빨라지게 되고, 결과적으로 전하펌프(300)는 짧은 턴-온(turn on)시간에도 정확하게 동작할 수 있는 이점이 있다.
또한, 본 발명의 일 실시예에 따른 전하펌프(300)를 포함하는 위상동기 제어 장치(PLL)는 짧은 턴-온 시간으로 인해 기준 스퍼가 향상되는 이점이 있다.
도 4는 종래와 본 발명의 일 실시예에 따른 전하펌프의 전류파형을 도시한 그래프이다.
전하펌프의 출력전류는 60
Figure 112016106014812-pat00015
로 설계되었다. 기존의 전하펌프의 전류파형은 0.5nsec보다 짧은 턴-온 시간에서 라이징 타임(rising time)의 한계로 인해 왜곡이 발생하는 것을 알 수 있다.
반면에, 본 발명의 일 실시예에 따른 전하펌프는 글리치 전류 없이 0.1nsec의 턴-온 시간까지 정확하게 동작하는 것을 알 수 있다.
도 5는 종래와 본 발명의 일 실시예에 따른 전하펌프의 UP/DN 파형의 시간차에 따른 전류 이득을 나타낸 그래프이다.
즉, 도 5는 한 주기시간 동안 UP/DN 신호의 시간 차이에 따라 전하펌프가 루프필터에 인가한 총 전하량을 미분한 값으로 전하펌프의 전류 이득을 보여주고 있다.
도 5의 (a)는 기존의 전하펌프의 전류이득으로 전하펌프 출력 전압에 따라 변하는 문제가 발생하는 것을 알 수 있다.
또한, 0.2nsec 이하의 턴-온 시간에서 전류 이득이 0이 되어 데드존(dead zone) 현상까지 발생하는 것을 알 수 있다.
도 5의 (b)는 본 발명의 일 실시예에 따른 전하펌프의 전류이득으로 출력 전압과 턴-온 시간에서 거의 일정한 전류가 공급되는 것을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 위상동기 제어 장치를 도시한 도면이다.
도 6에 도시된 바와같이, 위상동기 제어 장치(600)는 위상주파수 검출기(610), 전하펌프(300), 루프 필터(620), 전압제어발진기(630) 및 분주기(640)를 포함하여 구성된다. 이들 구성의 기능은 당업자에게는 자명한 사항이므로 이에 대한 별도의 설명은 생략하기로 한다.
전하펌프(300)의 구성 및 기능은 도 3에서 설명한 바와 동일하므로 중복되는 설명은 생략하기로 한다.
이론적으로 전하펌프 PLL에서 기준 스퍼의 크기는 수학식 4를 이용하여 계산될 수 있다.
Figure 112016106014812-pat00016
여기서,
Figure 112016106014812-pat00017
는 VCO의 주파수 이득을 나타내고,
Figure 112016106014812-pat00018
는 2차 루프필터에서 리플 전압을 줄이기 위한 캐패시터를 나타낸다.
수학식 4에 수학식 3을 대입하면 기준 스퍼는 수학식 5와 같이 나타낼 수 있다.
Figure 112016106014812-pat00019
만일 전하펌프에서 UP/DN 전류의 부정합만 발생한다고 가정하면, 본 발명의 일 실시예에 따른 전하펌프는 종래의 전하펌프 구조와 비교하여 1/5배만큼 빠른 턴-온 시간에서 동작이 가능하기 때문에 약 28dB만큼 기준 스퍼가 향상된다.
마찬가지로 전하펌프에서 UP/DN 파형의 시간부정합만 발생한다고 가정하면 종래의 전하펌프에 비해 본 발명의 일 실시예에 따른 전하펌프의 경우 기준 스퍼가 약 14dB만큼 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
300: 전하 펌프
310, 320: DN 스위치, UP 스위치
330: 전류 미러부
331, 332, 333, 334, 335: 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터
336: 제3 증폭기
340, 350: 제1 증폭기, 제2 증폭기
360, 370: 제1 방전 스위치, 제2 방전 스위치
380, 390, 395: 제1 레플리카부, 제2 레플리카부, 제3 레플리카부

Claims (5)

  1. 전하펌프에 있어서,
    소스 전극이 전원전압과 연결되는 UP 스위치;
    소스 전극이 접지단과 연결되는 DN 스위치;
    제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함하며, 상기 제1 트랜지스터의 소스 전극이 상기 DN 스위치의 드레인 전극과 연결되며, 상기 제3 트랜지스터의 소스 전극이 상기 UP 스위치의 드레인 전극과 연결되고, 상기 UP 스위치 및 상기 DN 스위치의 온(On)에 따라 전류 미러를 형성하는 전류 미러부;
    복수의 증폭기; 및
    복수의 방전 스위치를 포함하되,
    상기 제1 트랜지스터의 게이트 전극은 상기 복수의 방전 스위치 중 어느 하나와 상기 복수의 증폭기 중 어느 하나를 통해 상기 제1 트랜지스터의 소스 전극으로 연결되며,
    상기 제3 트랜지스터의 게이트 전극은 상기 복수의 방전 스위치 중 다른 하나와 상기 복수의 증폭기 중 다른 하나를 통해 상기 제3 트랜지스터의 소스 전극으로 연결되는 것을 특징으로 전하펌프.
  2. 삭제
  3. 제1 항에 있어서,
    복수의 방전 스위치를 더 포함하되,
    상기 방전 스위치 중 하나의 소스 전극은 상기 제1 트랜지스터의 소스 전극과 연결되며,
    상기 방전 스위치 중 다른 하나의 소스 전극은 상기 제3 트랜지스터의 소스 전극과 연결되며,
    상기 방전 스위치의 각 드레인 전극은 상기 증폭기의 출력과 연결되는 것을 특징으로 하는 전하 펌프.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스는 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터와 서로 다른 타입 트랜지스터로 구성되는 것을 특징으로 하는 전하펌프.


  5. 삭제
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전류 부정합 감소를 위한 이중 보상 방식 전하 펌프(2010.02.22. 공개)

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