KR100222991B1 - 위상동기 제어기의 글리치 제거 방법 및 장치 - Google Patents

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Abstract

개시된 내용은 위상동기 루프회로중 위상동기를 제어하는 위상동기 제어기의 글리치 제거 장치에 관한 것이다.
개시된 위상동기 제어기의 글리치 제거 장치는, 디스크에서 읽혀져 입력되는 변조신호와 전압제어 발진기의 위상락 클럭을 가지고 변조신호의 변화 포인트를 검출하는 에지검출수단과, 전압제어 발진기의 위상락 클럭을 2분주 하는 분주수단과, 2분주된 위상락 클럭과 검출된 에지 및 궤환 입력되는 다운신호를 논리합하여 위상차를 검출하고 그 검출 위상차에 따라 2분주된 위상락 클럭의 폭을 변화시켜 제1, 제2 클럭으로 발생하는 글리치 제거수단과, 검출된 위상차검출 신호와 2분주된 위상락 클럭에 대한 제1 클럭을 논리곱하여 업신호를 발생하는 수단과, 위상검출 신호에 따라 제2 클럭과 2분주된 위상락 클럭을 가지고 다운신호를 발생하는 수단을 포함하며, 이에 따라 디스크의 결점이나 긁힘등에 의해 변조신호에 글리치가 유입되더라도 업신호와 다운신호의 발생을 순차적으로 제어함으로써 최종출력단에서 두 신호가 충돌없이 버퍼링 출력되는 이점이 있다.

Description

위상동기 제어기의 글리치 제거 방법 및 장치.
본 발명은 위상동기 루프(PLL : Phase Locked Loop)의 회로중 위상동기를 제어하는 위상동기 제어기에 관한 것으로, 더욱 상세하게는 위상동기를 제어하는 제어 신호의 생성에 있어서 디스크에서 읽혀져 디지털로 변환된 입력신호에 글리치(GLITCH)가 유입될 시에 이를 제거하고 정상적인 제어신호를 발생하여 위상동기 제어기의 오동작을 방지하도록 하는 글리치 제거 방법 및 장치에 관한 것이다.
일반적으로, 위상동기 루프(PLL)의 위상동기 제어기에 입력되는 신호는 디스크(disc)에서 읽혀진 고주파 신호(RF : Radio Friquenc)를 디지털 신호로 변환한 신호(EFM : Eight-Fourteen Modulation, 이하"변조신호" 라 약칭함), 즉 다시 말해서 14비트의 데이터를 8비트로 변환한 변조신호(EFM)와 전압제어 발진기(VCO : Voltage Controlled Oscillator)에서 출력되는 클럭(clock)이다.
상기 신호중에서 EFM 신호에는 고주파 신호(RF)가 디지털로 변환되는 과정에서 디스크의 결점(Defect)이나 디스크의 긁힘(Scratch)이 있는 경우에 일반적으로 글리치 성분이 포함되거나 또는 EFM 판독 클럭의 1T(여기서 T는 주기)미만의 넓이를 가진 신호 성분이 나타나게 된다.
이와 같이 글리치가 포함된 EFM 신호와 전압제어 발진기(VCO)의 클럭이 위상동기 제어기에 입력되면 위상동기 제어기는 입력된 두 신호의 위상차를 보상하여 상승(UP)/하강(DOWN)의 위상동기 제어 신호를 발생하게 된다.
예컨대, 상기 EFM 신호가 위상락 신호(PHASE LOCK SIGNAL) 보다 위상이 늦으면 상승(UP) 위상동기 제어 신호의 폭을 짧게하여 발생시키고, 반대로 EFM 신호가 위상락 신호 보다 위상이 빠르면 상승 위상동기 제어 신호의 발생 폭을 길게하여 발생시키게 된다.
그리고, 상기 하강(DOWN) 위상동기 제어 신호의 폭은 항상 일정하다.
이와 같은 위상동기 루프에서 위상동기를 제어하기 위해 위상동기 제어 신호를 발생하는 장치로서는 도 1과 같은 장치가 있다.
도 1에 제시된 장치를 종래 위상동기 제어기의 예로서, 설명한다.
상기 위상동기 제어기는, 데이터 입력단자(105)를 통해 입력되는 변조신호(EFM)를 클럭입력단자(106)에서 입력되는 위상락 클럭(PLCK)에 동기하여 출력하는 제1 플립플롭(100)과, 데이터 입력단자(105)에서 입력되는 변조신호(EFM)와 제1 플립플롭(100)으로부터 위상락 클럭(PLCK)에 동기되어 입력되는 변조신호(EFM)를 배타적 논리합으로 위상차를 구하여 전압제어 발진기(VCO)를 제어하기 위한 출력신호인 업신호(UP)를 출력단자(107)를 통해 발생하는 제1 배타적 논리합소자(102)와, 클럭입력단자(106)를 통해 입력되는 위상락 클럭(PLCK)을 반전하는 반전소자(101)와, 제1 플립플롭(100)에서 위상락 클럭(PLCK)에 동기되어 입력되는 변조신호(EFM)를 반전소자(101)에서 반전된 위상락 클럭에 동기하여 출력하는 제2 플립플롭(103)과, 제 2 플립플롭(103)에서 동기되어 얻어진 변조신호(EFM)와 제1 플립플롭(100)에서 얻어진 변조신호(EFM)를 배타적 논리합으로 위상차를 구하여 전압제어 발진기를 제어하기 위한 출력신호인 다운신호(DOWN)를 출력단자(108)를 통해 출력하는 제2 배타적 논리합소자(104)로 구성된다.
이와 같이 구성된 종래의 위상동기 제어기를 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.
여기서, 도 2에서와 같이 위상동기 제어기에 입력되는 변조신호(EFM)가 정상적일 때, 즉 다시 말해서 글리치 등이 포함되지 않은 경우에 있어서의 동작과정을 먼저 설명하면, 디스크에서 읽혀져 디지털로 변환된 도 2의 (a)와 같은 변조신호(EFM)가 데이터 입력단자(105)를 통해 입력되고 전압제어 발진기(VCO)로부터 발생되어 클럭 입력단자(106)를 통해 도 2의 (b)와 같은 위상락 클럭(PLCK)이 입력되면, 제1 플립플롭(100)은 입력된 변조신호(EFM)를 위상락 클럭(PCLK)에 동기하여 도 2의 (c)와 같은 파형을 출력하게 된다.
제1 플립플롭(100)에서 출력된 도 2의 (c)와 같은 파형은 이후에 설명될 제1, 제2 배타적 논리합소자(102)에 입력됨과 아울러 제2 플립플롭(103)의 데이터단자(D)에 입력된다.
그리고, 제1 배타적 논리합소자(102)는 제1 플립플롭(100)에서 위상락 클럭(PLCK)에 동기되어 입력되는 도2의 (c)와 같은 파형과 데이터 입력단자(105)를 통해 입력되는 EFM 신호를 배타적으로 논리합하여 도 2의 (e)와 같은 위상차를 구하게 된다.
제1 배타적 논리합소자(102)에서 구해진 도 2의 (e)와 같은 위상차 신호는 전압제어 발진기(VCO)를 제어하기 위한 출력신호인 업신호(UP)로 발생되어 출력단자(107)를 통해 출력된다.
한편, 제2 플립플롭(103)은 제1 플립플롭(100)에서 입력되는 도 2의 (c)와 같은 파형을 반전소자(101)를 통해 반전되어 입력되는 위상락 클럭에 동기하여 도 2의 (d)와 같은 파형을 출력하게 된다.
제2 플립플롭(103)에서 출력되는 파형을 제2 배타적 논리합소자(104)에 입력된다.
제2 배타적 논리합소자(104)는 제1 플립플롭(100)에서 입력되는 도 2의 (c)와 같은 파형과 제2 플립플롭(103)에 입력되는 도 2의 (d)와 같은 파형을 배타적으로 논리합하여 도 2의 (f)와 같은 위상차를 구하게 된다.
제2 배타적 논리합소자(104)에서 구해진 도 2의 (f)와 같은 위상차 신호는 전압제어 발진기(VCO)를 제어하기 위한 출력신호인 다운신호(DOWN)로 발생되어 출력단자(108)를 통해 출력된다.
결국, 상기 위상동기 제어기는 입력 신호인 변조신호(EFM)의 매 에지(edge)와 위상락 클럭(PLCK)의 위상을 비교하여 위상차에 따라 전압제어 발진기를 제어하기 위한 출력신호인 업/다운신호(UP/DOWN)의 주기를 결정하게 된다.
즉 다시 말해서, 변조신호(EFM)가 위상락 클럭(PLCK) 보다 위상이 늦으면 그 늦은 크기 만큼 업신호(UP)의 발생 폭을 다운신호(DOWN)의 발생 폭보다 짧게 발생시키고, 반대로 변조신호(EFM)가 위상락 클럭(PLCK) 보다 위상이 빠르면 다운신호(DOWN)의 발생 폭보다 긴 폭으로 하여 업신호(UP)를 발생시킨다.
이때, 상기 다운신호(DOWN)의 폭은 도 2의 (f)와 같이, 위상락 클럭(PLCK)의 반주기와 같이, 항상 일정하다.
이와 같은 동작에 의해 상기 변조신호(EFM)와 위상락 클럭(PLCK)의 위상차이를 보상을 해 주는 위상제어 신호, 즉 업/다운 신호를 발생시키게 된다.
상기 위상동기 제어기의 출력단자(107),(108)에서 출력되는 위상제어 신호인 업/다운 신호(UP/DOWN)는 하나의 인에이블 신호로서 도 4의 제1, 제2 버퍼(109),(110)에 입력되어 인에이블 시키게 된다.
이에 따라 제1, 제2 버퍼(109),(110)는 각기 입력단자(111),(112)를 통해 입력되는 전원전압(Vcc) 및 접지전위(GND)를 순차적으로 버퍼링하여 출력단자(113)를 통해 출력하게 된다.
그런데, 만일 상기 변조신호(EFM)에 원하지 않은 글리치가 발생하면 정상적인 신호에 의해서 위상제어 신호가 발생을 해야 하는데 비정상적인 신호에 의해서 업/다운 신호가 발생하게 된다.
즉 도 3의 (a)와 같은 변조신호(EFM)에 원하지 않은 글리치가 포함되어 입력되면 전술한 바와 같은 동작에 의해 제1 플립플롭(100)의 출력에서는 도 3의 (c)와 같은 파형이 출력되고 제2 플립플롭(103)의 출력에서는 도 3의 (d)와 같은 파형이 출력된다.
이에 따라 제1 배타적 논리합소자(102)에서는 도 3의 (e)와 같은 비정상적인 업신호(UP)가, 그리고 제2 배타적 논리합소자(104)에서는 도 3의 (f)와 같은 비정상적인 다운신호(DOWN)가 발생되어 도 4의 제1, 제2 버퍼(109),(110)를 인에이블 시켜 주게 됨으로써, 전압전압(Vcc) 및 접지전위(GND)가 버퍼링되어 출력단자(113)를 통해 출력된다.
그러나, 전술한 종래의 위상동기 제어기는, 잘 알려진 바와 같이, 변조신호(EFM)에 원하지 않은 글리치가 유입되면 업, 다운신호의 발생이 업 신호 다음에 다운 신호의 발생으로 순차적인 발생을 하지 않고 이상 동작을 하게 됨을 알 수 있다.
따라서, 종래의 위상동기 제어기의 구성으로서는, 잘 알려진 바와 같이, 디스크의 결점이나 긁힘에 따른 글리치 성분이 포함된 변조신호(EFM)가 입력되면 업/다운 신호가 순차적으로 발생하지 않고 글리치 부분에서 도 3의 (e),(f)와 같이 동시(비정상적으로)에 발생하는 경우가 있다.
상기 업/다운 신호가 동시에 발생되면 최종 출력단의 두 버퍼가 동시에 인에이블되어, 결국 두 버퍼의 출력단에서 신호의 충돌이 발생하게 되는 문제점이 있었다.
따라서, 디스크의 결점이나 긁힘에 의한 글리치가 발생하더라도 최종 출력단에서 상기 글리치에 의한 신호의 충돌 없이 종래의 것과 동등 이상의 위상동기 제어신호 발생이 가능한 위상동기 제어기가 바람직하다.
따라서, 본 발명은 전술한 종래의 기술에서, 위상동기 제어기가 가지는 글리치 성분에 의한 최종 출력단에서의 신호의 충돌 상태를 배제한 것으로, 본 발명의 한 견지로서, 디스크로부터 읽혀져 디지털화된 변조신호(EFM)에 글리치가 유입되었을 시에 업/다운 신호의 이상 발생을 제거하여 최종 출력단에서의 두 신호의 충돌을 방지하도록 하는 위상동기 제어기의 글리치 제거 방법 및 장치를 제공함에 그 목적이 있다.
본 발명의 다른 견지로서, 변조신호(EFM)의 에지가 위상락 클럭의 한 주기보다 짧을 경우에 이를 무시하여 비정상적인 업/다운 신호의 발생을 억제하도록 하는데 그 목적이 있다.
본 발명의 또다른 견지로서, 위상동기 제어신호인 다운신호를 피드백 입력하여 다운신호가 발생하는 동안 업신호의 발생을 방지하여 업/다운 신호가 순차적으로 발생하도록 하는데 그 목적이 있다.
도 1은 종래 위상동기 제어기를 나타내는 회로 구성도이고,
도 2는 입력되는 신호가 정상적일 때의 도 1의 동작 타이밍도이고,
도 3은 도 1에 입력되는 신호가 비정상적일 때의 동작 타이밍도이고,
도 4는 도 1의 위상동기 제어기에서 출력되는 업/다운 신호를 버퍼링하는 최종 출력 회로도이고,
도 5는 본 발명 위상동기 제어기의 글리치 제거장치의 설명에 제공되는 실시예를 나타내는 블록도이고,
도 6은 도 5의 글리치 제거장치를 보다 상세하게 나타내는 회로 구성도이고,
도 7은 도 6의 동작 설명을 위한 각부의 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
200 : 에지검출부 200a : 제1 플립플롭
200b : 버퍼소자 200c : 배타적논리합 반전소자
201 : 분주부 201a : 제2 플립플롭
202 : 글리치제거부 202c : 논리합소자
203 : 업신호 발생부 203b : 논리곱 반전소자
204 : 다운신호 발생부 202c : 논리곱소자
상기와 같은 목적들을 달성하기 위한 본 발명의 일 측면에 따른 위상동기 제어기의 글리치 제거 방법은, 디스크에서 판독되어 디지털화된 변조신호와 전압제어 발진기에서 얻어진 위상락 클럭을 기초로 하여 변조데이터의 변화 폭을 추출하는 단계; 상기 전압제어 발진기의 위상락 클럭을 소정비율로 분주하는 단계; 상기 소정비율로 분주된 위상락 클럭과 상기 변조데이터의 변화폭 및 궤환되어 얻어지는 다운값을 비교하여 위상차를 추출하고 그 추출된 위상차값에 의해 상기 소정비율로 분주된 위상락 클럭의 폭을 변화시키는 단계; 상기 추출된 위상차와 상기 소정비율로 분주된 위상락 클럭을 논리곱 반전 연산하여 업신호를 생성하는 단계; 및 상기 추출된 위상차에 따라 상기 변화된 위상락 클럭을 상기 소정비율로 분주된 위상락 클럭에 동기화하고 그 동기화된 반전값과 상기 변화된 위상락 클럭을 논리곱 연산하여 단운신호를 발생하는 단계를 포함한다.
상기와 같은 목적들을 달성하기 위한 본 발명의 다은 측면에 따른 위상동기 제어기의 글리치 제거 장치는, 디스크에서 읽혀져 디지털로 변환되어 얻어지는 변조 신호와 전압제어 발진기의 위상락 클럭을 기초로 하여 변조신호의 상승 및 하강 에지(edge)의 변화 포인트를 검출하는 에지검출수단; 상기 전압제어 발진기의 위상락 클럭을 소정의 값으로 분주하는 분주수단; 상기 분주수단에서 분주된 위상락 클럭과 상기 에지검출수단의 에지신호 및 궤환되어 얻어지는 다운신호를 논리화 하여 위상차를 검출하고 그 검출 위상차에 따라 상기 분주된 위상락 클럭의 폭을 각각 변화시켜 제1, 제2 클럭으로 발생하는 글리치 제거수단; 상기 글리치 제거수단에서 얻어진 위상차검출 신호와 상기 분주된 위상락 클럭에 대한 변화된 제1 클럭을 논리화하여 업신호를 발생하는 업신호 발생수단; 및 상기 글리치 제거수단에서 얻어진 위상차검출 신호에 따라 상기 분주된 위상락 클럭에 대한 제2 클럭과 상기 분주된 위상락 클럭을 가지고 상기 다운신호를 발생하는 다운신호 발생수단을 포함한다.
바람직하게, 상기 에지검출수단은, 상기 디스크에서 읽혀져 디지털로 변환된 변조신호를 전압제어 발진기의 위상락 클럭에 동기하여 출력하는 제1 플립플롭; 상기 제1 플립플롭을 통해 위상락 클럭에 동기된 변조신호를 버퍼링하는 버퍼소자; 및 상기 버퍼링된 변조신호와 상기 디스크에서 읽혀져 디지털로 변환된 변조신호를 배타적으로 논리합 반전하여 에지를 발생하는 배타적 논리합 반전소자로 이루어짐을 특징으로 한다.
바람직하게, 상기 분주수단은, 상기 전압제어 발진기의 위상락 클럭을 클럭단자로 입력받아 카운트하여 출력하는 제2 플립플롭; 및 상기 카운트되어 얻어진 위상락 클럭을 반전하여 상기 제2 플립플롭의 데이터단자로 입력하는 제1 반전소자로 이루어짐을 특징으로 한다.
바람직하게, 상기 글리치 제거수단은, 상기 에지검출수단에서 얻어진 상기 변조신호에 대한 에지신호와 상기 다운신호 발생수단에서 얻어진 다운신호 및 상기 분주된 위상락 클럭에 대한 변화된 제1 클럭을 논리합하여 위상차를 검출하는 논리합소자; 상기 위상차검출 신호에 따라 프리세트되어 상기 분주된 위상락 클럭의 폭을 변화시켜 제1 클럭을 발생하는 제3 플립플롭; 상기 논리합소자에서 발생된 위상차검출 신호에 따라 클리어되어 상기 제3 플립플롭에서 얻어진 제1 클럭을 상기 분주된 위상락 클럭에 동기화하여 제2 클럭을 출력하는 제4 플립플롭; 및 상기 분주수단에서 분주된 위상락 클럭을 반전하여 출력하는 제2 반전소자로 이루어짐을 특징으로 한다.
바람직하게, 상기 업신호 발생수단은, 상기 글리치 제거수단의 제3 플립플롭에서 얻어진 제1 클럭을 반전하여 출력하는 제3 반전소자; 및 상기 반전된 제1 클럭과 상기 논리합소자의 위상차검출 신호를 논리곱 반전하여 업신호를 발생하는 논리곱 반전소자로 이루어짐을 특징으로 한다.
바람직하게, 상기 다운신호 발생수단은, 상기 논리합소자에서 얻어진 위상차검출신호가 입력될 때마다 클리어되어 상기 글리치 제거수단의 제4 플립플롭의 출력을 상기 제2 반전소자를 통한 분주된 위상락 클럭에 동기하여 출력하는 제5 플립플롭; 상기 제5 플립플롭의 출력을 반전하는 제4 반전소자; 및 상기 제4 플립플롭의 출력과 상기 제4 반전소자의 출력을 논리곱하여 다운신호를 발생하는 논리곱소자로 이루어짐을 특징으로 한다.
바람직하게, 상기 분주수단의 분주비는 2분주 임을 특징으로 한다.
이와 같이하면, 디스크로부터 읽혀져 디지털화된 변조신호(EFM)에 글리치가 유입되더라도 에지검출수단에서 상기 변조신호와 위상락 클럭과의 비교로 변조신호의 변화점을 검출하여 그 변화점이 위상락 클럭의 한 주기보다 짧으면 이를 글리치 제거수단에서 무시하고 또한 다운신호가 발생하는 동안에 업신호의 발생을 억제하여 주게 됨으로써 결과적으로 업/다운신호가 겹쳐져 출력됨이 없이 순차적으로 발생하게 됨을 알 수가 있다.
그 결과, 상기 업/다운 신호를 인에이블 신호로 입력받는 최종 출력단의 두 버퍼가 동시에 인에이블 됨이 없이 순차적으로 인에이블되어 입력 두 데이터를 충돌없이 출력하게 되는 이점이 있는 것이다.
그리고, 본 발명의 실시 예로는 다수개가 존재할 수 있으며, 이하에서는 가장 바람직한 실시예에 대하여 상세히 설명하고자 한다.
이 바람직한 실시예를 통해 본 발명의 목적, 특징 및 이점을 보다 잘 이해할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명에 의한 위상동기 제어기의 글리치 제거 장치의 바람직한 실시예를 상세히 설명한다.
또한, 본 발명은 디지털 비디오를 재생하는 여러 가지 재생장치, 예컨대 디지털 비디오 디스크 플레이어 또는 디지털 브이씨알 등에 적용할 수 있다.
그래서, 설명에 사용되는 도 5는 특정한 재생장치에 사용되는 위상동기 제어기가 아니고 여러 가지의 재생장치에서 기록매체의 결점이나 긁힘에 의한 비정적인 동기신호의 발생을 억제할 수 있는 위상동기 제어기에 착안한 도면이다.
또한, 이하의 설명에서는 디지털 비디오 디스크 플레이어에 위상동기 제어기를 사용한 예를 고려한다.
도 5는 본 발명 위상동기 제어기의 글리치 제거장치의 설명에 제공되는 실시예를 나타내는 블록도이다.
본 실시예에 따르면, 디스크(도면에 미 도시)에서 읽혀져 디지털로 변환되어 데이터 입력단자(205)를 통해 입력되는 변조 신호(EFM)와 전압제어 발진기(도면에 미 도시)에서 발생되어 클럭입력단자(206)를 통해 입력되는 위상락 클럭(PLCK)을 기초로 하여 상기 변조신호(EFM)의 상승 및 하강에지의 변화포인트를 검출하는 에지검출부(200)와, 상기 전압제어 발진기에서 발생되어 클럭입력단자(206)를 통해 입력되는 위상락 클럭(PLCK)을 2분주하여 출력하는 분주부(201)와, 상기 분주부(201)를 통해 2분주되어 입력되는 위상락 클럭(PLCK1)과 상기 에지검출부(200)에서 검출되어 입력되는 변조신호(EFM)의 에지 및 궤환되어 입력되는 다운신호(DOWN)를 논리화 하여 위상차검출 신호(PDET)를 생성하고 그 생성된 위상차검출 신호(PDET)에 따라 분주부(201)에서 2분주되어 입력되는 위상락 클럭(PLCK1)의 폭을 각각 변화시켜 제1, 제2 클럭으로 발생하는 글리치 제거부(202)와, 글리치 제거부(202)에서 입력되는 위상차검출 신호(PDET)와 상기 2분주된 위상락 클럭(PLCK1)에 대한 변화된 제1 클럭을 논리화하여 업신호(UP)를 발생하고 그 업신호(UP)를 출력단자(207)를 통해 출력하는 업신호 발생부(203)와, 글리치 제거부(202)에서 입력되는 위상차검출 신호(PDET)에 따라 상기 2분주된 위상락 클럭(PLCK1)에 의한 제2 클럭과 분주부(201)의 위상락 클럭(PLCK1)을 가지고 다운신호(DOWN)를 발생하여 출력단자(208)를 통해 출력함과 아울러 글리치 제거부(202)에 입력하는 다운신호 발생부(204)로 구성된다.
상기에서 에지검출부(200)는 도 6과 같이, 상기 디스크에서 읽혀져 디지털로 변환된 변조신호(EFM)를 상기 전압제어 발진기의 위상락 클럭(PLCK)에 동기하여 출력하는 제1 플립플롭(200a)과, 제1 플립플롭(200a)을 통해 위상락 클럭(PLCK)에 동기된 변조신호를 버퍼링하는 버퍼소자(200b)와, 상기 버퍼링된 변조신호와 상기 디스크에서 읽혀져 디지털로 변환되어 데이터 입력단자(205)를 통해 입력되는 변조신호(EFM)를 배타적으로 논리합 반전하여 에지 신호를 발생하는 배타적 논리합 반전소자(200c)로 구성한다.
또한, 상기 분주부(201)는 상기 전압제어 발진기의 위상락 클럭(PLCK)을 클럭단자(CLK)로 입력받아 카운트하여 출력하는 제2 플립플롭(201a)와, 제2 플립플롭(201a)의 출력(Q)을 반전하여 그의 데이터 단자(D)로 입력하는 제1 반전소자(201b)로 구성한다.
또한, 상기 글리치 제거부(202)는 에지검출부(200)의 배타적 논리합 반전소자(200c)에서 입력되는 변조신호(EFM)의 에지와 다운신호 발생부(204)에서 궤환되어 입력되는 다운신호(DOWN) 및 분주부(201)에서 2분주된 위상락 클럭(PCLK1)에 대한 변환된 제1 클럭을 논리합하여 위상차검출 신호(PDET)를 발생하는 논리합소자(202c)와, 프리세트 단자(PRN)가 상기 논리합소자(202c)의 출력에 접속되고 데이터단자(D)가 접지에 접속되어 상기 위상차검출 신호(PDET)에 따라 분주부(201)의 제2 플립플롭(201a)에서 입력되는 2분주된 위상락 클럭(PLCK1)의 폭을 변화시켜 제1 클럭으로 발생하는 제3 플립플롭(202a)과, 클리어단자(CLRN)가 논리합소자(202c)의 출력에 접속되고 데이터단자(D)가 제3 플립플롭(202a)에 접속되며 클럭단자(CLK)가 제2 플립플롭(201a)의 출력(Q)에 접속되어 상기 위상검출 신호(PDET)에 따라 상기 제3 플립플롭(202a)에서 입력되는 제1 클럭을 상기 2분주된 위상락 클럭(PLCK1)에 동기화하여 제2 클럭을 출력하는 제4 플립플롭(202b)와, 분주부(201)의 제2 플립플롭(201a)에서 2분주되어 입력되는 위상락 클럭(PLCK1)을 반전하여 출력하는 제2 반전소자(202d)로 구성한다.
또한, 상기 업신호 발생부(203)는 글리치 제거부(202)의 제3 플립플롭(202a)에서 입력되는 제1 클럭을 반전하여 출력하는 제3 반전소자(203a)와, 상기 반전된 제1 클럭과 논리합소자(202c)의 위상차검출 신호(PDET)를 논리곱 반전하여 업신호를 출력단자(207)를 통해 출력하는 논리곱 반전소자(203b)로 구성한다.
또한, 상기 다운신호 발생부(204)는 클리어단자(CLRN)가 논리합소자(202c)의 출력에 접속되고 데이터단자(D)가 제4 플립플롭(202b)의 출력(Q)에 접속되며 클럭단자(CLK)가 제2 반전소자(202d)의 출력에 접속되어 상기 위상차검출 신호(PDET)에 따라 제4 플립플롭(202b)의 제2 클럭을 2분주되어 반전된 위상락 클럭에 동기하여 출력하는 제5 플립플롭(204a)과, 제5 플립플롭(204a)의 출력(Q)을 반전하는 제4 반전소자(204b)와, 그 반전된 클럭과 제4 플립플롭(202b)의 제2 클럭을 논리곱하여 다운신호(DOWN)를 출력단자(208)를 통해 출력함과 아울러 논리합소자(202c)에 궤환 입력하는 논리곱소자(204c)로 구성한다.
그리고, 도 7은 도 6의 동작 설명을 위한 각부의 동작 타이밍도이다.
이하에, 도 7을 참조하여 본 발명의 바람직한 실시예를 더욱 구체적으로 설명한다.
먼저, 디스크에서 읽혀져 디지털로 변환된 도 7의 (c)와 같은 변조신호(EFM)가 데이터 입력단자(205)를 통해 입력되고 전압제어 발진기(VCO)로부터 발생되어 클럭 입력단자(206)를 통해 도 2의 (a)와 같은 빠른 위상락 클럭(PLCK)이 입력되면 에지검출부(200)는 입력되는 변조신호(EFM)와 위상락 클럭(PLCK)의 관계에서 변조신호(EFM)의 변화 포인(POINT)를 검출한다. 여기서 변화 포인트는 변조신호(EFM)의 상승 또는 하강 변화가 일어나는 시점이다.
즉 다시 말해서, 에지검출부(200)는 제1 플립플롭(200a)과 버퍼소자(200b) 및 배타적 논리합 반전소자(200c)를 포함한다.
따라서, 제1 플립플롭(200a)은 입력된 변조신호(EFM)를 위상락 클럭(PCLK)에 동기하여 출력하게 된다.
즉 변조신호(EFM)의 변화 시점마다 도 7의 (a)와 같은 위상락 클럭(PLCK)의 두 주기에 해당하는 클럭을 출력하게 된다.
에지검출부(200)의 제1 플립플롭(200a)에서 출력된 클럭은 버퍼소자(200b)를 통해 버퍼링되어 배타적 논리합 반전소자(200c)의 일측 입력단자에 입력된다.
그리고, 배타적 논리합 반전소자(200c)는 제1 플립플롭(200a)에서 위상락 클럭(PLCK)에 동기되어 입력되는 클럭과 데이터 입력단자(205)를 통해 입력되는 도 7의 (c)와 같은 변조신호(EFM)를 배타적 논리합 반전으로 도 7의 (d)와 같은 에지(edge)를 검출하여 이후에 설명될 글리치제거부(202)에 제공하게 된다.
여기서 주목할 것은 상기 에지검출부(200)에 입력되는 위상락 클럭(PLCK)을 전술한 도 1에 제공되는 위상락 클럭 보다 2배 빠른 클럭을 사용한다는 것이다.
이는 에지검출부(200)에서 에지를 보다 정확하게 검출하기 위한 것으로, 후단의 회로에서는 이의 2분주된 클럭이 필요하므로 분주부(201)에서 다시 2분주를 하게 된다.
즉 분주부(201)의 제2 플립플롭(201a)은 클럭입력단자(206)를 통해 입력되는 도 7의 (a)와 같은 위상락 클럭(PLCK)을 입력받아 도 7의 (b)와 같은 2분주된 위상락 클럭(PLCK1)을 발생하게 된다.
분주부(201)의 제2 플립플롭(201a)에서 출력되는 2분주된 위상락 클럭(PLCK1)은 글리치제거부(202)에 제공됨과 아울러 분주부(201)의 제1 반전소자(201b)를 통해 반전되어 다시 제1 플립플롭(201a)의 데이터단자(D)로 입력됨으로써, 결과적으로 제1 플립플롭(201a)은 위상락 클럭(PLCK)에 동기하여 제1 반전소자(201b)를 통한 2분주된 위상락 클럭(PLCK1)을 출력하게 된다.
한편, 글리치제거부(202)는 분주부(201)를 통해 2분주되어 입력되는 위상락 클럭(PLCK1)과 상기 에지검출부(200)에서 검출되어 입력되는 변조신호(EFM)의 에지 및 이후에 설명될 다운신호 발생부(204)로부터 궤환 입력되는 다운신호(DOWN)를 논리합하여 위상차검출 신호(PDET)를 생성하고 아울러 상기 생성된 위상차검출 신호(PDET)에 따라 분주부(201)에서 2분주되어 입력되는 위상락 클럭(PLCK1)의 폭을 각각 변화시켜 제1, 제2 클럭으로 발생하게 된다.
즉 다시 말해서, 글리치제거부(202)의 논리합소자(202c)는 제3 플립플롭(202a)의 출력(Q)으로부터 발생되는 도 7의 (e)와 같은 제1 클럭과 에지검출부(200)에서 검출한 도 7의 (c)와 같은 변조신호(EFM)에 대한 에지 및 다운신호 발생부(204)에서 발생되는 도 7의 (i)와 같은 다운신호(DOWN)를 논리합하여 도 7의 (g)와 같은 위상차검출 신호(PDET)를 생성하게 되는데, 여기서 도 7의 (g)에서와 같이, 에지검출부(200)에서 입력되는 도 7의 (d)와 같은 에지신호가 위상락 클럭(PLCK1)의 1주기보다 짧은 신호이면 에지신호를 무시하여 출력하게 된다.
결국, 논리합소자(202c)는 다운신호 발생부(204)의 다운신호(DOWN)와 에지검출부(200)의 에지신호 및 제3 플립플롭(202a)의 제1 클럭을 논리합하여 도 7의 (g)와 같은 위상을 검출하게 되는데, 여기서 도 7을 살펴보면, 변조신호(EFM)에 포함되는 글리치에는 도 7의 (d)와 같은 에지신호가 반응을 하지만 도 7의 (g)와 같은 논리합소자(202c)의 위상검출 신호(PDET)는 글리치에 반응하지 않음을 알 수가 있다.
아울러 상기 논리합소자(202c)는 다운신호 발생부(204)로부터 다운신호(DOWN)를 입력받아 그 다운신호가 발생하는 동안에 이후에 설명될 업신호 발생부(203)의 업신호(UP) 발생을 억제하는 역할을 한다.
그리고, 글리치제거부(202)의 제3 플립플롭(202a)은 논리합소자(202c)에서 입력되는 위상차검출 신호(PDET)에 따라 그의 데이터단자(D)로 입력되는 접지전위(GND)를 분주부(201)로부터 발생되어 클럭단자(CLK)로 입력되는 2분주된 위상락 클럭(PLCK1)에 동기하여 도 7의 (e)와 같은 제1 클럭을 발생하게 된다.
제3 플립플롭(202a)에서 출력되는 제1 클럭은 전술한 논리합소자(202c)와 제4 플립플롭(202b)의 데이터단자(D) 및 업신호 발생부(203)의 제3 반전소자(203a)에 입력된다.
결국, 제3 플립플롭(202a)은 프리세트단자(PRN)가 논리합소자(202c)의 출력에 연결되어 있음으로 인하여 위상차검출 신호(PDET)가 발생될 때마다 프리세트되어 도 7의 (e)와 같이 하이(HIGH)를 출력하게 된다.
그리고, 글리치제거부(202)의 제4 플립플롭(202b)은 제3 플립플롭(202a)에서 입력되는 도 7의 (e)와 같은 제1 클럭을 분주부(201)의 위상락 클럭(PLCK1)에 동기하여 도 7의 (f)와 같은 제2 클럭을 발생하게 된다.
제4 플립플롭(202b)에서 출력되는 제2 클럭은 다운신호 발생부(204)의 제5 플립플롭(204a)의 데이터단자(D) 및 논리곱소자(204c)의 입력단자에 입력된다.
여기서, 제4 플립플롭(202b)은 클리어단자(CLRN)가 전술한 논리합소자(202c)의 출력에 연결되어 있음으로 인하여 제3 플립플롭(202a)과는 반대로 글리치제거부(202)의 논리합소자(202c)로부터 위상검출 신호(PDET)가 발생될 때마다 클리어되어 도 7의 (f)와 같이 로우(LOW)를 출력하게 된다.
그리고, 업신호 발생부(203)의 제3 반전소자(203a)는 제3 플립플롭(202a)에서 입력되는 제1 클럭을 반전하여 논리곱 반전소자(203b)에 제공하게 된다.
따라서, 논리곱 반전소자(203a)은 제3 반전소자(203a)에서 입력되는 도 7의 (e)의 반전 클럭과 논리합소자(202c)의 위상차검출 신호(PDET)를 논리곱 반전하여 제 7도의 (h)와 같은 업신호를 발생하여 출력단자(207)를 통해 출력하게 된다.
또한, 다운신호 발생부(204)의 제5 플립플롭(204a)은 글리치제거부(202)의 제4 플립플롭(202b)에서 입력되는 도 7의 (f)와 같은 제2 클럭을 글리치제거부(202)의 제2 반전소자(202d)에서 반전된 위상락 클럭(PLCK1)에 동기하여 출력하게 된다.
여기서, 제5 플립플롭(204a)은 클리어단자(CLRN)가 논리합소자(202c)의 출력에 연결되어 있음으로 인하여 제4 플립플롭(202b)과 동일방법으로 글리치제거부(202)의 논리합소자(202c)로부터 위상차검출 신호(PDET)가 발생될 때마다 클리어되어 로우(LOW)를 출력하게 된다.
제5 플립플롭(204a)에서 출력되는 클럭은 제4 반전소자(204b)를 통해 반전되어 논리곱소자(204c)에 입력된다.
다운신호 발생부(204)의 논리곱소자(204c)는 제4 플립플롭(202b)의 제2 클럭과 제4 반전소자(204b)의 반전 클럭을 논리곱하여 도 7의 (i)와 같은 다운신호(DOWN)를 출력단자(208)를 통해 출력함과 아울러 전술한 글리치제거부(202)의 논리합소자(202c)에 입력하게 된다.
결과적으로, 업신호 발생부(203)와 다운신호 발생부(204)에서는 변조신호(EFM)가 위상락 클럭(PLCK1)의 하강에지와의 위상차이 크기만큼 업신호(UP)와 다운신호(DOWN)의 폭을 변화시켜 출력하게 됨으로써, 도 7의 (h)와 (i)와 같이 업신호와 다운신호의 발생이 순차적으로 발생하게 된다.
따라서, 상기 업/다운신호(UP/DOWN)는 하나의 인에이블 신호로서 도 4의 제1, 제2 버퍼(109),(110)에 입력되어 인에이블 시키게 된다.
이에 따라 제1, 제2 버퍼(109),(110)는 각기 입력단자(111),(112)를 통해 입력되는 전원전압(Vcc) 및 접지전위(GND)를 충돌없이 순차적으로 버퍼링하여 출력단자(113)를 통해 출력하게 된다.
한편 비교 예로서 종래의 구성, 즉 다시 말해서, 디스크로부터 읽혀져 디지털 변환된 변조신호에 원하지 않은 글리치가 유입돌 시에 업, 다운신호의 발생이 순차적으로 발생되지 않아 최종 출력단에서의 두 신호의 충돌이 발생하는 것과는 달리, 본 발명은 변조신호에 글리치가 포함되어 유입되더라도 글리치제거부에서 글리치 성분을 제거하여 정상적인 업/다운신호를 발생하는 것이 가능하다.
이 결과에서, 본 발명에 의하면 디스크에서 읽혀져 디지털화된 변조신호에 클리치가 유입되었을 때 업. 다운 신호의 발생을 제어함으로써 최종 출력단에서의 두 신호가 충돌없이 정상적으로 버퍼링 출력된다는 것을 알 수 있다.
그리고, 상기에서 본 발명의 특정한 실시예가 설명 및 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시 예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시 예들은 본 발명의 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
상술한 설명으로부터 분명한 것은, 본 발명의 위상동기 제어기의 글리치 제거 장치에 의하면, 디스크로부터 읽혀져 디지털화된 변조신호(EFM)에 글리치가 유입이 되었을 때 글리치 성분을 무시하고 업신호와 다운신호의 발생을 순차적으로 제어하여 출력하는 효과가 있다는 것이다.
또한, 상기 업/다운 신호를 인에이블 신호로 입력받는 최종 출력단에서의 두 버퍼가 동시에 인에이블 됨이 없이 순차적으로 인에이블되어 결국 입력되는 두 신호의 충돌없이 버퍼링할 수 있는 효과가 있다는 것이다.

Claims (9)

  1. 디스크에서 판독되어 디지털화된 변조신호와 전압제어 발진기에서 얻어진 위상락 클럭을 기초로 하여 변조데이터의 변화 폭을 추출하는 단계;
    상기 전압제어 발진기의 위상락 클럭을 소정비율로 분주하는 단계;
    상기 소정비율로 분주된 위상락 클럭과 상기 변조데이터의 변화폭 및 궤환되어 얻어지는 다운값을 비교하여 위상차를 추출하고 그 추출된 위상차값에 의해 상기 소정비율로 분주된 위상락 클럭의 폭을 변화시키는 단계;
    상기 추출된 위상차와 상기 소정비율로 분주된 위상락 클럭을 논리곱 반전 연산하여 업신호를 생성하는 단계; 및
    상기 추출된 위상차에 따라 상기 변화된 위상락 클럭을 상기 소정비율로 분주된 위상락 클럭에 동기화하고 그 동기화된 반전값과 상기 변화된 위상락 클럭을 논리곱 연산하여 단운신호를 발생하는 단계를 포함한 것을 특징으로 하는 위상동기 제어기의 글리치 제거 방법.
  2. 제 1 항에 있어서,
    상기 소정비율은 1/2인 것을 특징으로 하는 위상동기 제어기의 글리치 제거방법.
  3. 디스크에서 읽혀져 디지털로 변환되어 얻어지는 변조신호와 전압제어 발진기의 위상락 클럭을 기초로 하여 변조신호의 에지(edge)를 검출하는 에지검출수단;
    상기 전압제어 발진기의 위상락 클럭을 소정의 값으로 분주하는 분주수단;
    상기 분주수단에서 분주된 상기 위상락 클럭과 상기 에지검출수단에서 검출된 에지 및 궤환되어 얻어지는 다운신호를 논리화 하여 위상차를 검출하고 그 검출 위상차에 따라 상기 분주된 위상락 클럭의 폭을 변화시켜 제1, 제2 클럭으로 발생하는 글리치 제거수단;
    상기 글리치 제거수단에서 얻어진 위상차검출 신호와 상기 분주된 위상락 클럭에 대한 변화된 제1 클럭을 논리화하여 업신호를 발생하는 업신호 발생수단; 및
    상기 글리치 제거수단에서 얻어진 위상검출 신호에 따라 상기 분주된 위상락 클럭에 대한 제2 클럭과 상기 분주된 위상락 클럭을 가지고 상기 다운신호를 발생하는 다운신호 발생수단을 포함한 것을 특징으로 한 위상동기 제어기의 글리치 제거 장치.
  4. 제 3 항에 있어서,
    상기 에지검출수단은, 상기 입력 변조신호를 전압제어 발진기의 위상락 클럭에 동기하여 출력하는 제1 플립플롭;
    상기 제1 플립플롭을 통해 위상락 클럭에 동기된 변조신호를 버퍼링하는 버퍼소자; 및
    상기 버퍼링된 변조신호와 상기 디스크에서 읽혀져 디지털로 변환된 변조신호를 배타적으로 논리합 반전하여 에지를 발생하는 배타적 논리합 반전소자로 이루어짐을 특징으로 한 위상동기 제어기의 글리치 제거 장치.
  5. 제 3 항에 있어서,
    상기 분주수단은, 상기 전압제어 발진기의 위상락 클럭을 클럭단자로 입력받아 카운트하여 출력하는 제2 플립플롭; 및
    상기 카운트되어 얻어진 위상락 클럭을 반전하여 상기 제2 플립플롭의 데이터단자로 입력하는 제1 반전소자로 이루어짐을 특징으로 한 위상동기 제어기의 글리치 제거 장치.
  6. 제 3 항에 있어서,
    상기 글리치 제거수단은, 상기 에지검출수단에서 얻어진 상기 변조신호에 대한 에지와 상기 다운신호 발생수단에서 얻어진 다운신호 및 상기 분주된 위상락 클럭에 대해 변화된 제1 클럭을 논리합하여 위상차를 검출하는 논리합소자;
    상기 논리합소자에서 발생된 위상차 검출 신호에 따라 프리세트되어 상기 분주된 위상락 클럭의 폭을 변화시켜 제1, 제2 클럭으로 발생하는 제3 플립플롭;
    상기 논리합소자에서 발생된 위상차 검출 신호가 발생할 때 마다 클리어되어 상기 제3 플립플롭에서 얻어진 제1 클럭을 상기 분주된 위상락 클럭에 동기화하여 제2 클럭을 발생하는 제4 플립플롭; 및
    상기 분주수단에서 분주된 위상락 클럭을 반전하여 출력하는 제2 반전소자로 이루어짐을 특징으로 한 위상동기 제어기의 글리치 제거 장치.
  7. 제 3 항에 있어서,
    상기 업신호 발생수단은, 상기 글리치 제거수단에서 주기의 폭이 변화되어 얻어진 제1 클럭을 반전하여 출력하는 제3 반전소자; 및
    상기 반전된 제1 클럭과 상기 위상차 검출 신호를 논리곱 반전하여 업신호를 발생하는 논리곱 반전소자로 이루어짐을 특징으로 한 위상동기 제어기의 글리치 제거 장치.
  8. 제 3 항에 있어서,
    상기 다운신호 발생수단은, 상기 위상차검출 신호가 입력될 때마다 클리어되어 상기 글리치 제거수단의 동기화된 클럭을 상기 분주된 위상락 클럭의 반전 클럭에 동기화하여 출력하는 제5 플립플롭;
    상기 제5 플립플롭의 출력을 반전하는 제4 반전소자; 및
    상기 글리치제거수단의 동기화된 클럭과 상기 제4 반전소자의 출력을 논리곱하여 다운신호를 발생하는 논리곱소자로 이루어짐을 특징으로 한 위상동기 제어기의 글리치 제거 장치.
  9. 제 3 항에 있어서,
    상기 분주수단의 분주비는 2분주 임을 특징으로 한 위상동기 제어기의 글리치 제거 장치.
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