JPH09238075A - Pll回路 - Google Patents
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- JPH09238075A JPH09238075A JP8042478A JP4247896A JPH09238075A JP H09238075 A JPH09238075 A JP H09238075A JP 8042478 A JP8042478 A JP 8042478A JP 4247896 A JP4247896 A JP 4247896A JP H09238075 A JPH09238075 A JP H09238075A
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Abstract
デジタルシンセサイザ(DDS)を用いたPLL回路で
は、広ループ帯域で小ステップ周波数幅を実現するため
の回路構成が複雑化され、かつスプリアス特性が劣化さ
れる。 【解決手段】 VCO1の出力周波数foはデジタルミ
キサ2においてDDS23で生成されるミキシング周波
数fmと混合され、差周波数成分が生成される。差周波
数成分は分周器3(24,25)により位相比較周波数
fvまで分周され、PD4において基準周波数frと周
波数及び位相が比較される。PD4で生じた誤差信号は
ループアンテナ5及びLPF6を経由して、周波数、位
相の制御のためVCO1へ戻される。出力周波数foの
粗調整は分周器25の分周数Nを変えることにより行
い、微調整は周波数fmにより行う。
Description
特にマイクロ波通信装置に用いられる広ループ帯域、小
ステップ周波数幅のPLL回路に関する。
発振回路の周波数引き込みの高速化、出力周波数ジッタ
の抑圧、発振機の位相雑音抑圧、耐マイクロホニック特
性の向上のために用いられる。このPLL回路におい
て、ループ帯域の広帯域化のためには、位相比較周波数
を高める必要がある。しかし、整数分周器を用いた1重
ループではそれによって周波数可変時のステップ周波数
も大きくなる。そこで、広ループ帯域、小ステップ周波
数幅の特性を同時に満たすために従来から以下の方式が
用いられている。
ウン方式の従来例である。電圧制御発振器(VCO)3
1の出力周波数foはアナログミキサ32においてミキ
シング周波数fmと混合され、和周波数成分と差周波数
成分が生成される。帯域通過フィルタ(BPF)33に
おいて差周波数成分を選択し、分周器34で位相比較周
波数fvまで分周され、周波数位相比較器(PD)35
において基準周波数frと周波数及び位相が比較され
る。PD35で生じた誤差信号は、ループ特性を決定す
るループアンプ36及び不要な高域帰還信号を除去する
低域通過フィルタ(LPF)37を経由して、周波数、
位相の制御のためVCO31へ戻される。出力周波数f
oの粗調整は、ミキシング周波数fmにより行い、微調
整は分周器33の分周数Nを変えることにより行う。
ジタル・シンセサイザ(DDS)を用いた例であり、D
DSにより低位相雑音にて微小周波数調整が可能とな
る。VCO41の出力周波数foはDDS43に入力可
能な周波数まで分周器42で分周された後DDS43に
て位相比較周波数fvに変換される。エリアシング成分
による誤動作を防ぐため、DDS43の出力にはLPF
44が挿入される。このLPF44の出力はPD45に
おいて基準周波数frと比較され、誤差信号はループア
ンプ46、LPF47を経由してVCO41に戻され
る。この種の回路の公知例としては、EU.PAT.0
454917A1がある。
た従来例であり、図6と等価な部分には同一符号を付し
てある。基準信号fr’をDDS43、LPF44を通
してその基準周波数frを変えることにより、PLL回
路における出力周波数foを制御する。公知例として
は、U.S.PAT.4965533がある。
ナログミキサを用いたミックスダウン方式のPLL回路
では、PD35の位相比較周波数はループ帯域を制限す
るが、ステップ周波数を小さくするためにはこれを下げ
なければならないため、広ループ帯域、小ステップ周波
数幅を両立することが困難となる。また、ミキシング周
波数fmを生成するために周波数可変のマイクロ波帯発
振器が必要であるため、回路規模が大きくなり、コスト
高になるという問題もある。さらに、ディジタル回路と
アナログ回路が混在するために、回路の集積化が困難に
なるという問題もある。
用いたPLL回路では、DDS43の動作に起因するス
プリアスを抑圧することが困難になるという問題があ
る。その理由は、DDSの動作原理が微小な位相飛びに
より出力周波数の補正を行うことと、DDSの動作周波
数の上限が低いことによる。DDSは多ビット長のカウ
ンタ、波形テーブル、D/A変換器、LPFより構成さ
れるが、それらの内のどれかの動作上限周波数により入
力周波数が制限され、マイクロ波帯で動作しない。した
がってDDSをマイクロ波帯の発振回路で使用する場合
には、必ずPLL回路中に分周器が必要となり、かつ、
DDSは位相飛びの周期に応じたスプリアスを生じるた
め、これが出力に分周数倍逓倍されて現れることにな
る。
プ周波数幅、低スプリアスでかつ集積度の高いPLL回
路を実現することにある。
VCOと、このVCOの出力信号と入力ミキシング信号
の差周波数信号を出力する周波数変換手段と、前記差周
波数信号と基準周波数信号との周波数位相比較を行いそ
の誤差信号を出力するPDと、前記誤差信号に基づいて
前記VCOの制御電圧を発生させる手段とを備えてお
り、かつ周波数変換手段としてデジタルミキサを用いた
ことを特徴とする。
の入力クロック信号に同期して第2の入力クロック信号
のラッチを行う第1のラッチ手段と、第1の入力クロッ
ク信号に同期して第1のラッチ手段の出力をラッチする
第2のラッチ手段と、前記第2のラッチ手段の出力を反
転するNOT演算手段と、第1のラッチ手段の出力とN
OT演算手段の出力の論理積をとるAND演算手段と、
第1の入力クロック信号とAND演算手段の論理和をと
るOR演算手段とから構成される。
の出力の差周波数信号を分周し周波数位相比較手段へ出
力する分周手段を有することが好ましい。また、基準信
号を生成する基準信号発生手段と、基準信号を入力とし
て入力ミキシング信号を出力するダイレクトディジタル
シンセサイザあるいは小数分周手段と、基準信号を分周
して基準周波数信号を出力する分周手段を有することが
好ましい。
面を参照して説明する。図1は本発明の基本構成を示す
ブロック回路図である。電圧制御発振手段(VCO)1
と、このVCO1の出力周波数foとミキシング周波数
fmの差周波数信号を出力する周波数変換手段、ここで
はデジタルミキサ2と、このデジタルミキサ2の出力を
N分周する分周器3と、この分周された差周波数fvと
基準周波数frとの周波数位相比較を行い誤差信号を出
力する周波数位相比較器(PD)4と、この誤差信号を
必要な帰還量まで増幅するループアンプ5と、このルー
プアンプ3の出力から不要な高周波成分を除去してVC
O5に帰還する低域通過フィルタ(LPF)6とで構成
される。
数foはデジタルミキサ2においてミキシング周波数f
mと混合され、差周波数成分が生成される。デジタルミ
キサ2はアナログミキサと異なり和周波数成分が生成さ
れないためBPFが不要となる。デジタルミキサ2の出
力は分周器3で位相比較周波数fvまで分周され、PD
4において基準周波数frと周波数及び位相が比較され
る。PD4で生じた誤差信号はループアンテナ5及びL
PF6を経由して、周波数、位相の制御のためVCO1
へ戻される。出力周波数foの粗調整は分周器3の分周
数Nを変えることにより行い、微調整は周波数fmによ
り行う。
図である。第1の入力クロック信号foに同期して第2
の入力クロック信号fmのラッチを行う第1のフリップ
フロップ11と、第1の入力クロック信号foに同期し
て第1のフリップフロップ11の出力をラッチする第2
のフリップフロップ12と、この第2のフリップフロッ
プ12の出力を反転するNOT回路13と、第1のフリ
ップフロップ11の出力とNOT回路13の出力の論理
積をとるAND回路14と、第1の入力クロック信号f
oとAND回路14の論理和をとるOR回路15とから
構成される。
を示すタイミングチャートであり、VCOの出力周波数
foである入力S11をミキシング周波数fmである入
力S12に基づいて第1のフリップフロップ11でラッ
チし、その出力S13をさらに入力S12に基づいて第
2のフリップフロップ12でラッチし、出力S14をN
OT回路14に入力する。AND回路14においてNO
T回路15で反転された出力S15と第1のフリップフ
ロップ11の出力S13との論理積をとり、この出力S
16と入力S11との論理和をOR回路15から出力す
ることで、その出力S17の周波数はfoとfmの差周
波数となる。なお、この出力S17は、周波数foの入
力S11に対し、周波数fmの入力S12のパルスが1
個入った時に、入力S11のパルスを1個間引き、2つ
の入力S11,S12の周波数fo,fmの差周波数f
vのクロック信号S17となる。
路図であり、図1と等価な部分には同一符号を付してあ
る。ここでは、図1の構成の基準周波数frを生成する
基準信号発生手段として基準発振器21を設け、この基
準発振器21の出力を分周器22により1/20分周し
て基準周波数frを得ている。また、デジタルミキサ2
のミキシング周波数fmを生成するために、前記基準発
振器21の出力に基づいて動作されるダイレクトディジ
タルシンセサイザ(DDS)23を設けている。さら
に、デジタルミキサ2の出力を分周して位相比較周波数
fvを得るための前記分周器3として、分周数が1/4
に固定された固定分周器24と、その分周数が分周数制
御回路26によって可変される可変分周器25とが設け
られる。
数foは5850MHz〜6450MHzを1Hzステ
ップで設定される。周波数foはデジタルミキサ2にて
DDS45の出力周波数fm(10MHz〜30MH
z:1Hzステップ)との差周波数がとられ、5840
MHz〜6420MHzの20MHzの整数倍の周波数
となる。さらに、固定分周器24で1/4分周されて1
460MHz〜1605MHzとされ、可変分周器25
で1/292〜1/321分周されることで位相比較周
波数fvとして5MHzまで分周される。一方、基準発
振器21の発振周波数100MHzは、分周器22によ
り1/20分周されて5MHzの基準周波数frとされ
る。そして、これらの位相比較周波数fvと基準周波数
frとがPD4にて周波数位相比較される。PD4で生
じた誤差信号は、ループアンプ5及びLPF6を経由し
て周波数、位相の制御のためVCO1へ戻される。
をディジタルミキサ2で周波数変換するため、前記した
ように和周波数成分が生成されず、BPFが不要とな
る。また、VCO1の出力foとの差信号をとるための
ミキシング周波数fmが低くても安定した差周波数の信
号を得ることができる。このため、ミキシング周波数の
生成にDDSのような周波数ステップの小さな発振手段
が使用でき、かつPD4での位相比較周波数を高くとる
ことができるため、広ループ帯域と小ステップ周波数幅
の両立が可能となる。また、DDSを用いていても、こ
れはミキシング周波数の発生手段として用いているた
め、ミキサ2はVCO1と分周器3との間に配置され、
DDSのスプリアスが分周分逓倍されることがなく、ス
プリアス特性の劣化は起こらない。
周器3(24,25),22はそれぞれデジタル素子と
して構成できるため、VCO1やPD4,ループアンプ
5、LPF6等と共に集積化が実現でき、PLL回路の
小型化、低コスト化も可能となる。さらに、デジタルミ
キサは回路が単純であるため、高速動作が可能となる。
なお、本発明においては、ミキシング周波数の発生手段
としてDDSの代わりに小数分周回路を使用してもよ
い。
路内におけるVCOの出力をミキシング信号により周波
数変換するための手段としてデジタルミキサを用いてい
るので、ミキシング周波数を下げることができ、これに
よりDDSのような周波数ステップの小さなミキシング
周波数発生手段を用いることができ、PDにおける位相
比較のための周波数を高くとり、広ループ帯域、小ステ
ップ周波数幅の両立が可能となり、併せて低位相雑音化
が可能となる。また、デジタルミキサを用いることでB
PFが不要となり、回路構成が簡略化できる。さらに、
デジタルミキサにより信号をデジタル処理するため、P
LL回路をデジタル素子化でき、回路の集積化が実現で
きる。さらに、DDSを用いる場合でも、DDSはミキ
シング信号の発生手段として用いており、直接PLLル
ープの信号源として用いる必要がないため、DDSのス
プリアス特性を劣化することがない。
図である。
ングチャートである。
る。
図である。
図である。
路図である。
Claims (6)
- 【請求項1】 電圧制御発振手段と、前記電圧制御発振
手段の出力信号と入力ミキシング信号の差周波数信号を
出力する周波数変換手段と、前記差周波数信号と基準周
波数信号との周波数位相比較を行いその誤差信号を出力
する周波数位相比較手段と、前記誤差信号に基づいて前
記電圧制御発振手段の制御電圧を発生させる手段とを備
え、前記周波数変換手段にデジタルミキサを用いたこと
を特徴とするPLL回路。 - 【請求項2】 デジタルミキサは、第1の入力クロック
信号に同期して第2の入力クロック信号のラッチを行う
第1のラッチ手段と、第1の入力クロック信号に同期し
て第1のラッチ手段の出力をラッチする第2のラッチ手
段と、前記第2のラッチ手段の出力を反転するNOT演
算手段と、第1のラッチ手段の出力とNOT演算手段の
出力の論理積をとるAND演算手段と、第1の入力クロ
ック信号とAND演算手段の論理和をとるOR演算手段
とから構成される請求項1のPLL回路。 - 【請求項3】 デジタルミキサは、第1の入力クロック
信号に対し、第2の入力クロック信号パルスが1個入っ
た時に第1の入力クロック信号パルスを1個間引き、2
つの入力クロック周波数の差周波数のクロック信号を出
力する請求項2のPLL回路。 - 【請求項4】 周波数変換手段の出力の差周波数信号を
分周し周波数位相比較手段へ出力する分周手段を有する
請求項1ないし3のいずれかのPLL回路。 - 【請求項5】 基準信号を生成する基準信号発生手段
と、基準信号を入力として入力ミキシング信号を出力す
るダイレクトディジタルシンセサイザと、基準信号を分
周して基準周波数信号を出力する分周手段を有する請求
項4のPLL回路。 - 【請求項6】 基準信号を生成する基準信号発振手段
と、基準信号を入力とし入力ミキシング信号を出力する
小数分周手段と、基準信号を分周し基準周波数信号を出
力する分周手段を有する請求項4のPLL回路。
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US08/805,501 US5831481A (en) | 1996-02-29 | 1997-02-26 | Phase lock loop circuit having a broad loop band and small step frequency |
DE69737801T DE69737801T2 (de) | 1996-02-29 | 1997-02-28 | Phasenregelkreisschaltung |
EP97103349A EP0793348B1 (en) | 1996-02-29 | 1997-02-28 | Phase lock loop circuit |
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Publications (2)
Publication Number | Publication Date |
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DE (1) | DE69737801T2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7509106B2 (en) | 2004-04-06 | 2009-03-24 | Sony Corporation | Test signal generation circuit, and reception circuit |
JP2011166684A (ja) * | 2010-02-15 | 2011-08-25 | Mitsubishi Electric Corp | 基準周波数信号源 |
JP2015180885A (ja) * | 2004-08-26 | 2015-10-15 | ハネウェル・インターナショナル・インコーポレーテッド | レーダ高度計 |
JP6066015B1 (ja) * | 2015-10-01 | 2017-01-25 | 三菱電機株式会社 | 線形性向上処理器 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI107479B (fi) * | 1997-08-06 | 2001-08-15 | Nokia Networks Oy | Askelohjattu taajuussyntetisaattori |
DE19813604A1 (de) | 1998-03-27 | 1999-09-30 | Daimler Benz Aerospace Ag | Anordnung zur präzisen Entfernungsmessung, insbesondere zur Füllstandsmessung |
DE19958206C2 (de) * | 1999-12-02 | 2002-03-28 | Infineon Technologies Ag | Sendevorrichtung |
DE10133514A1 (de) * | 2001-07-10 | 2003-01-30 | Siemens Ag | Verfahren und Einrichtung zum Erzeugen von Mobilfunksignalen |
US6573769B1 (en) | 2002-06-27 | 2003-06-03 | Pericom Semiconductor Corp. | Phase-locked loop (PLL) with mixer for subtracting outer-band phase noise |
DE10253719B4 (de) * | 2002-11-19 | 2008-04-24 | Newlogic Technologies Gmbh | Phase Locked Loop mit digital gesteuerter Frequenzfeinabstimmung |
US7990313B2 (en) * | 2006-07-13 | 2011-08-02 | Siemens Aktiengesellschaft | Radar arrangement |
CN101651456B (zh) | 2008-08-12 | 2012-03-21 | 博通集成电路(上海)有限公司 | 时钟信号恢复的电路 |
US20100073052A1 (en) * | 2008-09-19 | 2010-03-25 | Samsung Electro-Mechanics Company, Ltd | Fractional resolution integer-n frequency synthesizer |
DE102009011795A1 (de) | 2009-03-05 | 2010-09-09 | Rohde & Schwarz Gmbh & Co. Kg | Synthesizer mit einstellbarer, stabiler und reproduzierbarer Phase und Frequenz |
JP4933635B2 (ja) * | 2010-02-19 | 2012-05-16 | 日本電波工業株式会社 | Pll回路 |
WO2014082155A1 (en) | 2012-11-29 | 2014-06-05 | Nanowave Technologies Inc. | Low spurious synthesizer circuit and method |
CN104378082B (zh) * | 2013-08-12 | 2017-11-07 | 瑞昱半导体股份有限公司 | 振荡频率偏移侦测方法以及振荡频率偏移侦测电路 |
RU2579570C1 (ru) * | 2015-06-01 | 2016-04-10 | Публичное акционерное общество "Радиофизика" | Способ получения радиочастотного сигнала |
US9998129B1 (en) * | 2017-09-21 | 2018-06-12 | Qualcomm Incorporated | PLL post divider phase continuity |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2142134A5 (ja) * | 1971-06-14 | 1973-01-26 | Dassault Electronique | |
FR2196549B1 (ja) * | 1972-08-16 | 1978-09-08 | Wandel & Goltermann | |
JPS5915535B2 (ja) * | 1978-01-17 | 1984-04-10 | 株式会社精工舎 | 周波数補正装置 |
US4310805A (en) * | 1979-12-13 | 1982-01-12 | General Electric Company | Phase-locked loop stabilized by a crystal oscillator |
US4446446A (en) * | 1981-07-17 | 1984-05-01 | Rockwell International Corporation | Programmable frequency synthesizer primarily for use in an atomic clock |
JPS6175622A (ja) * | 1984-09-21 | 1986-04-18 | Nec Corp | 周波数シンセサイザ装置 |
JPH0761009B2 (ja) * | 1986-03-12 | 1995-06-28 | 日本電気株式会社 | 周波数シンセサイザ |
US4965533A (en) * | 1989-08-31 | 1990-10-23 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer |
EP0454917B1 (en) * | 1990-05-02 | 1994-08-17 | Hewlett-Packard Limited | Frequency synthesiser |
JPH0536935A (ja) * | 1991-08-01 | 1993-02-12 | Seiko Epson Corp | 半導体記憶装置 |
JPH05122068A (ja) * | 1991-10-26 | 1993-05-18 | Nec Corp | 周波数シンセサイザ |
JP2733528B2 (ja) * | 1991-12-28 | 1998-03-30 | インターニックス株式会社 | 位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路 |
US5349310A (en) * | 1993-06-09 | 1994-09-20 | Alcatel Network Systems, Inc. | Digitally controlled fractional frequency synthesizer |
-
1996
- 1996-02-29 JP JP04247896A patent/JP3317837B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-26 US US08/805,501 patent/US5831481A/en not_active Expired - Lifetime
- 1997-02-28 EP EP97103349A patent/EP0793348B1/en not_active Expired - Lifetime
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US7509106B2 (en) | 2004-04-06 | 2009-03-24 | Sony Corporation | Test signal generation circuit, and reception circuit |
JP2015180885A (ja) * | 2004-08-26 | 2015-10-15 | ハネウェル・インターナショナル・インコーポレーテッド | レーダ高度計 |
JP2011166684A (ja) * | 2010-02-15 | 2011-08-25 | Mitsubishi Electric Corp | 基準周波数信号源 |
JP6066015B1 (ja) * | 2015-10-01 | 2017-01-25 | 三菱電機株式会社 | 線形性向上処理器 |
WO2017056287A1 (ja) * | 2015-10-01 | 2017-04-06 | 三菱電機株式会社 | 線形チャープ信号発生器 |
Also Published As
Publication number | Publication date |
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US5831481A (en) | 1998-11-03 |
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