JPH0536935A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0536935A JPH0536935A JP3192951A JP19295191A JPH0536935A JP H0536935 A JPH0536935 A JP H0536935A JP 3192951 A JP3192951 A JP 3192951A JP 19295191 A JP19295191 A JP 19295191A JP H0536935 A JPH0536935 A JP H0536935A
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- 230000003321 amplification Effects 0.000 abstract description 7
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 7
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
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- 230000002265 prevention Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 製造工程に起因するしきい値電圧の変化によ
らず、データ線の電位を決定し、センスアンプ増幅可能
入力範囲とセンスアンプ入力電位のずれによる誤動差と
アクセスの遅れを防止する。 【構成】 データ線負荷回路は、ゲート端子とドレイン
端子が接続された第１導電型トランジスタと、ゲート端
子とドレイン端子が接続された第２導電型トランジスタ
が直列に接続され構成される。 【効果】 第１導電型トランジスタのしきい値電圧Ｖth
1 と第２導電型トランジスタのしきい値電圧Ｖth2 の和
が常に一定であることから、製造工程に起因するしきい
値電圧Ｖthの変化によらずデータ線の電位ＶDLが一定の
値を得ることができるので、センスアンプ入力電位は、
センスアンプ増幅可能入力範囲からずれず、誤動作とア
クセスの遅れを防止するという効果を有する。
らず、データ線の電位を決定し、センスアンプ増幅可能
入力範囲とセンスアンプ入力電位のずれによる誤動差と
アクセスの遅れを防止する。 【構成】 データ線負荷回路は、ゲート端子とドレイン
端子が接続された第１導電型トランジスタと、ゲート端
子とドレイン端子が接続された第２導電型トランジスタ
が直列に接続され構成される。 【効果】 第１導電型トランジスタのしきい値電圧Ｖth
1 と第２導電型トランジスタのしきい値電圧Ｖth2 の和
が常に一定であることから、製造工程に起因するしきい
値電圧Ｖthの変化によらずデータ線の電位ＶDLが一定の
値を得ることができるので、センスアンプ入力電位は、
センスアンプ増幅可能入力範囲からずれず、誤動作とア
クセスの遅れを防止するという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のデータ線負
荷回路に関する。
荷回路に関する。
【０００２】
【従来の技術】従来の半導体装置のデータ線負荷回路と
しては、例えば図４に示す様にＮ型トランジスタＴr ５
のゲート端子Ｇ１３とドレイン端子Ｄ１５を電源線電位
ＶDDに接続し、ソース端子Ｓ１４をデータ線ＤＬに接続
することにより、データ線ＤＬの電位をＶDL、電源線電
位をＶDDとすれば、ＶDL＝ＶDD−Ｖthとする回路構成の
ものがあった。
しては、例えば図４に示す様にＮ型トランジスタＴr ５
のゲート端子Ｇ１３とドレイン端子Ｄ１５を電源線電位
ＶDDに接続し、ソース端子Ｓ１４をデータ線ＤＬに接続
することにより、データ線ＤＬの電位をＶDL、電源線電
位をＶDDとすれば、ＶDL＝ＶDD−Ｖthとする回路構成の
ものがあった。
【０００３】
【発明が解決しようとする課題】しかしながら、前記の
従来技術では負荷トランジスタのしきい値電圧Ｖthは、
設定値に対して製造工程に起因するバラツキを持つ。こ
のバラツキによりデータ線電位ＶDLの値は変化してしま
う。例えば、Ｎ型トランジスタのしきい値電圧Ｖthが上
がればデータ線電位ＶDLは下がり、Ｖthが下がればＶDL
は上がることになる。このデータ線電位ＶDLは図５に示
す様なセンスアンプ回路の入力電位となる。
従来技術では負荷トランジスタのしきい値電圧Ｖthは、
設定値に対して製造工程に起因するバラツキを持つ。こ
のバラツキによりデータ線電位ＶDLの値は変化してしま
う。例えば、Ｎ型トランジスタのしきい値電圧Ｖthが上
がればデータ線電位ＶDLは下がり、Ｖthが下がればＶDL
は上がることになる。このデータ線電位ＶDLは図５に示
す様なセンスアンプ回路の入力電位となる。
【０００４】図５に示すセンスアンプ回路は、一般的に
用いられるカレントミラー型センスアンプ回路であり、
Ｐ型トランジスタ２１、２２、Ｎ型トランジスタ２３、
２４、２５で構成される。このセンスアンプ回路の入力
電位ＶINと相互コンダクタンスｇｍの特性を図７に示
す。また、図７にＰ型トランジスタとＮ型トランジスタ
のしきい値電圧Ｖthがずれた場合の前記入力電位ＶINと
相互コンダクタンスｇｍの特性を合わせて示す。一般
に、ＣＭＯＳデバイス製造工程では工程短縮のため、Ｎ
型トランジスタとＰ型トランジスタのどちらか一方のし
きい値電圧Ｖthを選択イオン打ち込み量により制御し、
他方は初期全面イオン打ち込み量によって制御してい
る。従って、Ｐ型トランジスタのしきい値電圧Ｖthp が
HighならばＮ型トランジスタのしきい値電圧Ｖthn はLo
w 、Ｐ型トランジスタのしきい値電圧Ｖthp がLow なら
ばＮ型トランジスタのしきい値電圧Ｖthn はHighとなる
相互関係がある。
用いられるカレントミラー型センスアンプ回路であり、
Ｐ型トランジスタ２１、２２、Ｎ型トランジスタ２３、
２４、２５で構成される。このセンスアンプ回路の入力
電位ＶINと相互コンダクタンスｇｍの特性を図７に示
す。また、図７にＰ型トランジスタとＮ型トランジスタ
のしきい値電圧Ｖthがずれた場合の前記入力電位ＶINと
相互コンダクタンスｇｍの特性を合わせて示す。一般
に、ＣＭＯＳデバイス製造工程では工程短縮のため、Ｎ
型トランジスタとＰ型トランジスタのどちらか一方のし
きい値電圧Ｖthを選択イオン打ち込み量により制御し、
他方は初期全面イオン打ち込み量によって制御してい
る。従って、Ｐ型トランジスタのしきい値電圧Ｖthp が
HighならばＮ型トランジスタのしきい値電圧Ｖthn はLo
w 、Ｐ型トランジスタのしきい値電圧Ｖthp がLow なら
ばＮ型トランジスタのしきい値電圧Ｖthn はHighとなる
相互関係がある。
【０００５】図７に示す実線２をセンスアンプ回路の標
準製造条件での特性とし、製造工程に起因するしきい値
電圧Ｖthの変化が、Ｖthp ／Ｖthn →Ｈ／Ｌとなった場
合は点線１に移動し、Ｖthp ／Ｖthn →Ｌ／Ｈとなった
場合は点線３に移動する。
準製造条件での特性とし、製造工程に起因するしきい値
電圧Ｖthの変化が、Ｖthp ／Ｖthn →Ｈ／Ｌとなった場
合は点線１に移動し、Ｖthp ／Ｖthn →Ｌ／Ｈとなった
場合は点線３に移動する。
【０００６】図８にセンスアンプ回路の入力電位ＶINと
相互コンダクタンスｇｍの特性を示し、データ線負荷回
路のトランジスタのしきい値電圧Ｖthがずれたときのデ
ータ線電位ＶDLと、センスアンプ増幅可能入力範囲を合
わせて示す。データ線電位ＶDLの実線２’とセンスアン
プ増幅可能入力範囲の実線２を標準製造条件での特性と
すると、データ線電位ＶDLはセンスアンプ増幅可能入力
範囲の中にあり、データ線電位は増幅される。しかし、
製造工程に起因してＰ型トランジスタのしきい値電圧Ｖ
thp がHigh側にＮ型トランジスタのしきい値電圧Ｖthn
がLow 側に変化したとすると、センスアンプ増幅可能入
力範囲は点線１に、データ線電位ＶDLは点線３’に変化
し、センスアンプ増幅可能入力範囲からデータ線電位Ｖ
DLはずれ、データ線電位が増幅されないか、データ線電
位の増幅が遅れる。
相互コンダクタンスｇｍの特性を示し、データ線負荷回
路のトランジスタのしきい値電圧Ｖthがずれたときのデ
ータ線電位ＶDLと、センスアンプ増幅可能入力範囲を合
わせて示す。データ線電位ＶDLの実線２’とセンスアン
プ増幅可能入力範囲の実線２を標準製造条件での特性と
すると、データ線電位ＶDLはセンスアンプ増幅可能入力
範囲の中にあり、データ線電位は増幅される。しかし、
製造工程に起因してＰ型トランジスタのしきい値電圧Ｖ
thp がHigh側にＮ型トランジスタのしきい値電圧Ｖthn
がLow 側に変化したとすると、センスアンプ増幅可能入
力範囲は点線１に、データ線電位ＶDLは点線３’に変化
し、センスアンプ増幅可能入力範囲からデータ線電位Ｖ
DLはずれ、データ線電位が増幅されないか、データ線電
位の増幅が遅れる。
【０００７】そこで本発明はこの様な問題点を解決する
もので、その目的とするところは、センスアンプ増幅可
能入力範囲とセンスアンプ入力電位のずれによるデータ
線電位が増幅されない様な誤動差や、データ線電位の増
幅が遅れる様なアクセスの遅れ防止を提供するところに
ある。
もので、その目的とするところは、センスアンプ増幅可
能入力範囲とセンスアンプ入力電位のずれによるデータ
線電位が増幅されない様な誤動差や、データ線電位の増
幅が遅れる様なアクセスの遅れ防止を提供するところに
ある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、データ線もしくはデータ線対と、前記データ線もし
くはデータ線対が入力され、そのデータもしくは電位を
増幅するセンスアンプ回路と、前記データ線もしくはデ
ータ線対の電位を決定するデータ線負荷回路とを有する
半導体装置において、前記データ線負荷回路は、ゲート
端子とドレイン端子が接続された第１導電型トランジス
タと、ゲート端子とドレイン端子が接続された第２導電
型トランジスタが直列に接続され構成されることを特徴
とする。
は、データ線もしくはデータ線対と、前記データ線もし
くはデータ線対が入力され、そのデータもしくは電位を
増幅するセンスアンプ回路と、前記データ線もしくはデ
ータ線対の電位を決定するデータ線負荷回路とを有する
半導体装置において、前記データ線負荷回路は、ゲート
端子とドレイン端子が接続された第１導電型トランジス
タと、ゲート端子とドレイン端子が接続された第２導電
型トランジスタが直列に接続され構成されることを特徴
とする。
【０００９】
【作用】本発明の上記の構成によれば、データ線電位Ｖ
DLは、第１導電型トランジスタのしきい値電圧Ｖth1 と
第２導電型トランジスタのしきい値電圧Ｖth2 、かつ、
電源線電位ＶDDを用いて、ＶDL＝ＶDD−（Ｖth1 ＋Ｖth
2 ）で表わされる電位に設定される。
DLは、第１導電型トランジスタのしきい値電圧Ｖth1 と
第２導電型トランジスタのしきい値電圧Ｖth2 、かつ、
電源線電位ＶDDを用いて、ＶDL＝ＶDD−（Ｖth1 ＋Ｖth
2 ）で表わされる電位に設定される。
【００１０】
【実施例】図１、図２は本発明の実施例におけるデータ
線負荷回路であり、図１のデータ線負荷回路は、Ｐ型ト
ランジスタＴr １のドレイン端子Ｄ３とＮ型トランジス
タＴr ２のドレイン端子Ｄ６を接続し、かつ、Ｐ型トラ
ンジスタＴr １のドレイン端子Ｄ３とゲート端子Ｇ１、
Ｎ型トランジスタＴr ２のドレイン端子Ｄ６とゲート端
子Ｇ４を、各々接続した回路構成である。また、Ｐ型ト
ランジスタＴr １のソース端子Ｓ２は電源線電位ＶDDに
接続され、Ｎ型トランジスタＴr ２のソース端子Ｓ５は
データ線ＤＬに接続されている。
線負荷回路であり、図１のデータ線負荷回路は、Ｐ型ト
ランジスタＴr １のドレイン端子Ｄ３とＮ型トランジス
タＴr ２のドレイン端子Ｄ６を接続し、かつ、Ｐ型トラ
ンジスタＴr １のドレイン端子Ｄ３とゲート端子Ｇ１、
Ｎ型トランジスタＴr ２のドレイン端子Ｄ６とゲート端
子Ｇ４を、各々接続した回路構成である。また、Ｐ型ト
ランジスタＴr １のソース端子Ｓ２は電源線電位ＶDDに
接続され、Ｎ型トランジスタＴr ２のソース端子Ｓ５は
データ線ＤＬに接続されている。
【００１１】この回路構成によると、Ｐ型トランジスタ
Ｔr １のゲート端子Ｇ１とソース端子Ｓ２の間では、し
きい値電圧Ｖthp の電位差がある。さらに前記ゲート端
子Ｇ１は、ドレイン端子Ｄ３と接続されているので、Ｐ
型トランジスタＴr １のドレイン端子電位ＶD3は、ＶD3
＝ＶDD−Ｖthp となる。このドレイン端子電位ＶD3は、
Ｎ型トランジスタＴr ２のゲート端子入力電位ＶG4に等
しく、ＶD3＝ＶG4である。Ｎ型トランジスタＴr ２のゲ
ート端子電位ＶG4がＶG4＝ＶDD−Ｖthp のとき、Ｎ型ト
ランジスタＴr ２のゲート端子Ｇ４とソース端子Ｓ５の
間には、Ｎ型トランジスタＴr ２のしきい値電圧Ｖthn
の電位差がある。従って、Ｎ型トランジスタＴr ２のソ
ース端子Ｓ５であるデータ線電位ＶDLは、ＶDL＝ＶDD−
（Ｖthp＋Ｖthn ）で表わされる。
Ｔr １のゲート端子Ｇ１とソース端子Ｓ２の間では、し
きい値電圧Ｖthp の電位差がある。さらに前記ゲート端
子Ｇ１は、ドレイン端子Ｄ３と接続されているので、Ｐ
型トランジスタＴr １のドレイン端子電位ＶD3は、ＶD3
＝ＶDD−Ｖthp となる。このドレイン端子電位ＶD3は、
Ｎ型トランジスタＴr ２のゲート端子入力電位ＶG4に等
しく、ＶD3＝ＶG4である。Ｎ型トランジスタＴr ２のゲ
ート端子電位ＶG4がＶG4＝ＶDD−Ｖthp のとき、Ｎ型ト
ランジスタＴr ２のゲート端子Ｇ４とソース端子Ｓ５の
間には、Ｎ型トランジスタＴr ２のしきい値電圧Ｖthn
の電位差がある。従って、Ｎ型トランジスタＴr ２のソ
ース端子Ｓ５であるデータ線電位ＶDLは、ＶDL＝ＶDD−
（Ｖthp＋Ｖthn ）で表わされる。
【００１２】図２のデータ線負荷回路は、Ｎ型トランジ
スタＴr ３のソース端子Ｓ８とＰ型トランジスタＴr ４
のソース端子Ｓ１１を接続し、かつ、Ｎ型トランジスタ
Ｔr３のドレイン端子Ｄ９とゲート端子Ｇ７、Ｐ型トラ
ンジスタＴr ４のドレイン端子Ｄ１２とゲート端子Ｇ１
０を、各々接続した回路構成である。また、Ｎ型トラン
ジスタＴr ３のドレイン端子Ｄ９は電源線電位ＶDDに接
続され、Ｐ型トランジスタＴr ４のドレイン端子Ｄ１２
はデータ線ＤＬに接続されている。
スタＴr ３のソース端子Ｓ８とＰ型トランジスタＴr ４
のソース端子Ｓ１１を接続し、かつ、Ｎ型トランジスタ
Ｔr３のドレイン端子Ｄ９とゲート端子Ｇ７、Ｐ型トラ
ンジスタＴr ４のドレイン端子Ｄ１２とゲート端子Ｇ１
０を、各々接続した回路構成である。また、Ｎ型トラン
ジスタＴr ３のドレイン端子Ｄ９は電源線電位ＶDDに接
続され、Ｐ型トランジスタＴr ４のドレイン端子Ｄ１２
はデータ線ＤＬに接続されている。
【００１３】この回路構成によると、Ｎ型トランジスタ
Ｔr ３のゲート端子Ｇ７とソース端子Ｓ８の間では、し
きい値電圧Ｖthn の電位差がある。従って、Ｎ型トラン
ジスタＴr ３のソース端子電位ＶS8は、ＶS8＝ＶDD−Ｖ
thn となる。このソース端子電位ＶS8は、Ｐ型トランジ
スタＴr ４のソース端子入力電位ＶS11 に等しく、ＶS8
＝ＶS11 である。Ｐ型トランジスタＴr ４のソース端子
電位がＶS11 ＝ＶDD−Ｖthn の時、ゲート端子Ｇ１０は
ドレイン端子Ｄ１２に接続されている。ソース端子Ｓ１
１とゲート端子Ｇ１０には、Ｐ型トランジスタＴr ４の
しきい値電圧Ｖthp の電位差があり、Ｐ型トランジスタ
Ｔr ４のドレイン端子Ｄ１２であるデータ線電位ＶDL
は、ＶDL＝ＶDD−（Ｖthn ＋Ｖthp ）で表わされる。
Ｔr ３のゲート端子Ｇ７とソース端子Ｓ８の間では、し
きい値電圧Ｖthn の電位差がある。従って、Ｎ型トラン
ジスタＴr ３のソース端子電位ＶS8は、ＶS8＝ＶDD−Ｖ
thn となる。このソース端子電位ＶS8は、Ｐ型トランジ
スタＴr ４のソース端子入力電位ＶS11 に等しく、ＶS8
＝ＶS11 である。Ｐ型トランジスタＴr ４のソース端子
電位がＶS11 ＝ＶDD−Ｖthn の時、ゲート端子Ｇ１０は
ドレイン端子Ｄ１２に接続されている。ソース端子Ｓ１
１とゲート端子Ｇ１０には、Ｐ型トランジスタＴr ４の
しきい値電圧Ｖthp の電位差があり、Ｐ型トランジスタ
Ｔr ４のドレイン端子Ｄ１２であるデータ線電位ＶDL
は、ＶDL＝ＶDD−（Ｖthn ＋Ｖthp ）で表わされる。
【００１４】図６は、Ｐ型トランジスタのしきい値電圧
Ｖthp とＮ型トランジスタのしきい値電圧Ｖthn の関係
を表わしたものであり、前述のデータ線負荷回路を構成
する各々のトランジスタのしきい値電圧は、前記センス
アンプ回路と同様に、ＣＭＯＳデバイス製造工程では工
程短縮のため、Ｎ型トランジスタとＰ型トランジスタの
どちらか一方のしきい値電圧を選択イオン打ち込み量に
より制御し、他方は初期全面イオン打ち込み量によって
制御しているので、製造工程に起因するしきい値電圧
が、Ｖthp →HighならばＶthn →Low 、逆にＶthp →Lo
w ならばＶthn →Highとなる関係がある。一般的にはＶ
thp がHighに変化する値とＶthn がLow に変化する値、
または、Ｖthp がLow に変化する値とＶthn がHighに変
化する値はほぼ一定である。例えば標準製造条件が、Ｖ
thp ＝０．７Ｖ、Ｖthn ＝０．７Ｖであったものが、Ｖ
thp が０．１Ｖ上がりＶthp ＝０．８Ｖになると、Ｖth
n は０．１Ｖ下がりＶthn ＝０．６Ｖになる。従って、
Ｖthp とＶthn の和は一定となるため、前述の様にデー
タ線ＤＬの電位ＶDLはＶDL＝ＶDD−（Ｖthp ＋Ｖthn）
と表わされ、データ線電位ＶDLは、製造工程に起因する
しきい値電圧Ｖthの変化によらず常に一定の値が得られ
る。
Ｖthp とＮ型トランジスタのしきい値電圧Ｖthn の関係
を表わしたものであり、前述のデータ線負荷回路を構成
する各々のトランジスタのしきい値電圧は、前記センス
アンプ回路と同様に、ＣＭＯＳデバイス製造工程では工
程短縮のため、Ｎ型トランジスタとＰ型トランジスタの
どちらか一方のしきい値電圧を選択イオン打ち込み量に
より制御し、他方は初期全面イオン打ち込み量によって
制御しているので、製造工程に起因するしきい値電圧
が、Ｖthp →HighならばＶthn →Low 、逆にＶthp →Lo
w ならばＶthn →Highとなる関係がある。一般的にはＶ
thp がHighに変化する値とＶthn がLow に変化する値、
または、Ｖthp がLow に変化する値とＶthn がHighに変
化する値はほぼ一定である。例えば標準製造条件が、Ｖ
thp ＝０．７Ｖ、Ｖthn ＝０．７Ｖであったものが、Ｖ
thp が０．１Ｖ上がりＶthp ＝０．８Ｖになると、Ｖth
n は０．１Ｖ下がりＶthn ＝０．６Ｖになる。従って、
Ｖthp とＶthn の和は一定となるため、前述の様にデー
タ線ＤＬの電位ＶDLはＶDL＝ＶDD−（Ｖthp ＋Ｖthn）
と表わされ、データ線電位ＶDLは、製造工程に起因する
しきい値電圧Ｖthの変化によらず常に一定の値が得られ
る。
【００１５】図３にセンスアンプ入力電位ＶINと、相互
コンダクタンスｇｍの特性を示し、本発明のデータ線負
荷回路によるデータ線電位ＶDLを、合わせて示す。実線
２をセンスアンプ回路の標準製造条件でのｇｍ特性と
し、製造工程に起因するしきい値電圧Ｖthの変化が、Ｖ
thp ／Ｖthn →Ｈ／Ｌとなった場合は点線１に移動し、
Ｖthp ／Ｖthn →Ｌ／Ｈとなった場合は点線３に移動す
るが、本発明にかかるデータ線電位ＶDLは、製造工程に
起因するしきい値電圧の変化によらず常に一定の値を持
ち、データ線電位ＶDLは実線２から変化しない。よっ
て、従来回路の様にセンスアンプ増幅可能入力範囲から
データ線電位ＶDLがずれることはなく、データ線電位が
増幅されないか、データ線電位の増幅が遅れるようなこ
とはない。
コンダクタンスｇｍの特性を示し、本発明のデータ線負
荷回路によるデータ線電位ＶDLを、合わせて示す。実線
２をセンスアンプ回路の標準製造条件でのｇｍ特性と
し、製造工程に起因するしきい値電圧Ｖthの変化が、Ｖ
thp ／Ｖthn →Ｈ／Ｌとなった場合は点線１に移動し、
Ｖthp ／Ｖthn →Ｌ／Ｈとなった場合は点線３に移動す
るが、本発明にかかるデータ線電位ＶDLは、製造工程に
起因するしきい値電圧の変化によらず常に一定の値を持
ち、データ線電位ＶDLは実線２から変化しない。よっ
て、従来回路の様にセンスアンプ増幅可能入力範囲から
データ線電位ＶDLがずれることはなく、データ線電位が
増幅されないか、データ線電位の増幅が遅れるようなこ
とはない。
【００１６】
【発明の効果】以上述べた発明によれば、データ線負荷
回路の第１導電型トランジスタのしきい値電圧Ｖth1 、
第２導電型トランジスタのしきい値電圧Ｖth2 の和が常
に一定であることから、製造工程に起因するしきい値電
圧Ｖthの変化によらずデータ線電位ＶDLは一定の安定し
た値を得ることができる。従って、センスアンプ増幅可
能入力範囲は、製造工程に起因するしきい値電圧Ｖthの
変化により変化してしまうが、センスアンプ入力電位で
あるデータ線電位は変化せず一定の値を得るので、セン
スアンプ入力電位はセンスアンプ増幅可能入力範囲の中
にあり、データ線電位が増幅されない様な誤動作や、デ
ータ線電位の増幅が遅れる様なアクセスの遅れを防止す
るという効果を有する。
回路の第１導電型トランジスタのしきい値電圧Ｖth1 、
第２導電型トランジスタのしきい値電圧Ｖth2 の和が常
に一定であることから、製造工程に起因するしきい値電
圧Ｖthの変化によらずデータ線電位ＶDLは一定の安定し
た値を得ることができる。従って、センスアンプ増幅可
能入力範囲は、製造工程に起因するしきい値電圧Ｖthの
変化により変化してしまうが、センスアンプ入力電位で
あるデータ線電位は変化せず一定の値を得るので、セン
スアンプ入力電位はセンスアンプ増幅可能入力範囲の中
にあり、データ線電位が増幅されない様な誤動作や、デ
ータ線電位の増幅が遅れる様なアクセスの遅れを防止す
るという効果を有する。
【図１】本発明の実施例を示すデータ線負荷回路図であ
る。
る。
【図２】本発明の実施例を示す図１と別のデータ線負荷
回路図である。
回路図である。
【図３】センスアンプ回路の入力電位ＶINと相互コンダ
クタンスｇｍの特性に、本発明のデータ線負荷回路によ
るデータ線の電位ＶDLを合わせて示した特性図である。
クタンスｇｍの特性に、本発明のデータ線負荷回路によ
るデータ線の電位ＶDLを合わせて示した特性図である。
【図４】従来回路のデータ線負荷回路図である。
【図５】カレントミラー型センスアンプ回路図である。
【図６】Ｐ型トランジスタのしきい値電圧Ｖthp とＮ型
トランジスタのしきい値電圧Ｖthn の関係図である。
トランジスタのしきい値電圧Ｖthn の関係図である。
【図７】図５のセンスアンプ回路の入力電位ＶINと相互
コンダクタンスｇｍの特性図である。
コンダクタンスｇｍの特性図である。
【図８】センスアンプ回路の入力電位ＶINと相互コンダ
クタンスｇｍの特性に、従来のデータ線負荷回路による
データ線の電位ＶDLを合わせて示した特性図である。
クタンスｇｍの特性に、従来のデータ線負荷回路による
データ線の電位ＶDLを合わせて示した特性図である。
Ｔr1、Ｔr2、Ｔr3、Ｔr4、Ｔr5：負荷トランジスタ Ｇ１、Ｇ４、Ｇ７、Ｇ１０、Ｇ１３：ゲート端子 Ｓ２、Ｓ５、Ｓ８、Ｓ１１、Ｓ１４：ソース端子 Ｄ３、Ｄ６、Ｄ９、Ｄ１２、Ｄ１５：ドレイン端子 ＶDD：電源電圧 ＤＬ：データ線 ２１、２２：Ｐ型トランジスタ ２３、２４、２５：Ｎ型トランジスタ ＳＷ：センスアンプ活性／不活性信号 ＯＵＴ：センスアンプ出力 Ｖthp ：Ｐ型トランジスタのしきい値電圧 Ｖthn ：Ｎ型トランジスタのしきい値電圧
Claims (1)
- 【特許請求の範囲】 【請求項１】データ線もしくはデータ線対と、前記デー
タ線もしくはデータ線対が入力され、そのデータを増幅
するセンスアンプ回路と、前記データ線もしくはデータ
線対の電位を決定するデータ線負荷回路を有する半導体
記憶装置において、 前記データ線負荷回路は、ゲート端子とドレイン端子が
接続された第１導電型トランジスタと、ゲート端子とド
レイン端子が接続された第２導電型トランジスタが直列
に接続されることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192951A JPH0536935A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3192951A JPH0536935A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536935A true JPH0536935A (ja) | 1993-02-12 |
Family
ID=16299735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3192951A Pending JPH0536935A (ja) | 1991-08-01 | 1991-08-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831481A (en) * | 1996-02-29 | 1998-11-03 | Nec Corporation | Phase lock loop circuit having a broad loop band and small step frequency |
| US6455196B1 (en) | 1997-12-26 | 2002-09-24 | Matsushita Electric Industrial Co., Ltd. | Non-sintered positive electrode for alkaline storage battery and alkaline storage battery using the same |
-
1991
- 1991-08-01 JP JP3192951A patent/JPH0536935A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831481A (en) * | 1996-02-29 | 1998-11-03 | Nec Corporation | Phase lock loop circuit having a broad loop band and small step frequency |
| US6455196B1 (en) | 1997-12-26 | 2002-09-24 | Matsushita Electric Industrial Co., Ltd. | Non-sintered positive electrode for alkaline storage battery and alkaline storage battery using the same |
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