JPH05129946A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH05129946A JPH05129946A JP3321331A JP32133191A JPH05129946A JP H05129946 A JPH05129946 A JP H05129946A JP 3321331 A JP3321331 A JP 3321331A JP 32133191 A JP32133191 A JP 32133191A JP H05129946 A JPH05129946 A JP H05129946A
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- 238000001514 detection method Methods 0.000 claims description 9
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
-
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 構成を簡略化し、低コストの装置を実現する
とともに、ノイズの飛び付きを抑制する。 【構成】 位相比較部３１ａの出力を制御回路３１ｄを
介して出力回路３１ｃに出力する。出力回路３１ｃは制
御回路３１ｄの制御信号に対応して接続回路３２の抵抗
３２ａ，３２ｃの接続状態を切り換える。これにより、
位相補償回路３３の時定数が切り換えられ、所望の特性
が実現される。特性を切り換えるとき、イネーブル制御
入力として論理Ｈまたは論理Ｌが供給される。
とともに、ノイズの飛び付きを抑制する。 【構成】 位相比較部３１ａの出力を制御回路３１ｄを
介して出力回路３１ｃに出力する。出力回路３１ｃは制
御回路３１ｄの制御信号に対応して接続回路３２の抵抗
３２ａ，３２ｃの接続状態を切り換える。これにより、
位相補償回路３３の時定数が切り換えられ、所望の特性
が実現される。特性を切り換えるとき、イネーブル制御
入力として論理Ｈまたは論理Ｌが供給される。
Description
【０００１】
【産業上の利用分野】本発明は、例えば同期引込時や安
定動作時など、異なる条件下において、それぞれ所望の
特性を得ることができるようにしたＰＬＬ回路に関す
る。
定動作時など、異なる条件下において、それぞれ所望の
特性を得ることができるようにしたＰＬＬ回路に関す
る。
【０００２】
【従来の技術】図１０は、従来のＰＬＬ回路の一例の構
成を示している。この例においては、位相比較器１にお
いて外部より入力された基準入力と、分周器４より出力
された比較入力の位相が比較され、その比較出力が位相
補償回路２に供給されるようになされている。そして位
相補償回路２の出力が電圧制御発振器（ＶＣＯ）３に供
給され、所定の周波数のクロックが発生されるようにな
されている。このクロックが分周器４により分周され、
位相比較器１に比較入力として供給されている。この位
相比較器１、位相補償回路２、電圧制御発振器３および
分周器４によりＰＬＬが構成されている。位相誤差検出
回路５は基準入力と比較入力の位相誤差を検出し、その
検出結果を位相補償回路２に供給している。
成を示している。この例においては、位相比較器１にお
いて外部より入力された基準入力と、分周器４より出力
された比較入力の位相が比較され、その比較出力が位相
補償回路２に供給されるようになされている。そして位
相補償回路２の出力が電圧制御発振器（ＶＣＯ）３に供
給され、所定の周波数のクロックが発生されるようにな
されている。このクロックが分周器４により分周され、
位相比較器１に比較入力として供給されている。この位
相比較器１、位相補償回路２、電圧制御発振器３および
分周器４によりＰＬＬが構成されている。位相誤差検出
回路５は基準入力と比較入力の位相誤差を検出し、その
検出結果を位相補償回路２に供給している。
【０００３】位相比較器１は、Ｄ型フリップフロップ１
１，１２、ナンド回路１３、ＰＭＯＳ型のＦＥＴ１４、
およびＮＭＯＳ型のＦＥＴ１５により構成されている。
また位相補償回路２は、所定の電圧を分圧する抵抗１
７，１８、位相比較器１より出力された比較出力が抵抗
１６を介して一方の入力に供給され、抵抗１７，１８に
より分圧された電圧が他方の入力に供給される差動増幅
器２２、差動増幅器２２の分圧電圧供給端子に接続され
たコンデンサ２３、抵抗１９とコンデンサ２４よりなる
直列回路、抵抗２０とコンデンサ２５の直列回路、この
２つの直列回路のいずれか一方を差動増幅器２２の負帰
還ループに接続するアナログスイッチ２１とにより構成
されている。
１，１２、ナンド回路１３、ＰＭＯＳ型のＦＥＴ１４、
およびＮＭＯＳ型のＦＥＴ１５により構成されている。
また位相補償回路２は、所定の電圧を分圧する抵抗１
７，１８、位相比較器１より出力された比較出力が抵抗
１６を介して一方の入力に供給され、抵抗１７，１８に
より分圧された電圧が他方の入力に供給される差動増幅
器２２、差動増幅器２２の分圧電圧供給端子に接続され
たコンデンサ２３、抵抗１９とコンデンサ２４よりなる
直列回路、抵抗２０とコンデンサ２５の直列回路、この
２つの直列回路のいずれか一方を差動増幅器２２の負帰
還ループに接続するアナログスイッチ２１とにより構成
されている。
【０００４】例えばビデオディスクより再生された映像
信号から分離された再生水平同期信号が、基準入力とし
てＤ型フリップフロップ１２のクロック端子に供給され
ると、その立上りエッジにおいてフリップフロップ１２
がトリガされる。フリップフロップ１２のＤ端子は論理
Ｈに設定されているため、フリップフロップ１２はトリ
ガされると、そのＱ端子から論理Ｈを出力する。同様
に、Ｄ型フリップフロップ１１は、そのクロック端子に
分周器４が出力する比較入力が入力されると、その立上
りエッジにおいてトリガされ、そのＱ端子から論理Ｈを
出力する。フリップフロップ１１と１２の出力は、ナン
ド回路１３に供給されている。従ってナンド回路１３
は、フリップフロップ１１と１２が両方とも論理Ｈを出
力したとき論理Ｌを出力する。ナンド回路１３の出力は
フリップフロップ１１と１２のクリア端子に供給されて
いる。従って、フリップフロップ１１と１２はナンド回
路１３より論理Ｌが出力されるとクリアされる。
信号から分離された再生水平同期信号が、基準入力とし
てＤ型フリップフロップ１２のクロック端子に供給され
ると、その立上りエッジにおいてフリップフロップ１２
がトリガされる。フリップフロップ１２のＤ端子は論理
Ｈに設定されているため、フリップフロップ１２はトリ
ガされると、そのＱ端子から論理Ｈを出力する。同様
に、Ｄ型フリップフロップ１１は、そのクロック端子に
分周器４が出力する比較入力が入力されると、その立上
りエッジにおいてトリガされ、そのＱ端子から論理Ｈを
出力する。フリップフロップ１１と１２の出力は、ナン
ド回路１３に供給されている。従ってナンド回路１３
は、フリップフロップ１１と１２が両方とも論理Ｈを出
力したとき論理Ｌを出力する。ナンド回路１３の出力は
フリップフロップ１１と１２のクリア端子に供給されて
いる。従って、フリップフロップ１１と１２はナンド回
路１３より論理Ｌが出力されるとクリアされる。
【０００５】ＦＥＴ１４は、そのゲートにフリップフロ
ップ１１のＱ端子と反対の論理を出力するＱＥ端子が接
続されているため、フリップフロップ１１のＱ出力が論
理Ｈになったとき、そのＱＥ端子は論理Ｌとなるので、
Ｐ型のＦＥＴ１４がオンする。その結果、ＦＥＴ１４が
オンしている期間、論理Ｈの信号が抵抗１６を介して差
動増幅器２２の反転入力端子に供給される。また、ＦＥ
Ｔ１５のゲートには、フリップフロップ１２のＱ端子が
接続されている。従って、Ｎ型のＦＥＴ１５は、フリッ
プフロップ１２のＱ端子が論理Ｈを出力している期間オ
ンする。ＦＥＴ１５がオンしているとき、差動増幅器２
２の反転入力端子には論理Ｌの信号が入力されることに
なる（図１１参照）。
ップ１１のＱ端子と反対の論理を出力するＱＥ端子が接
続されているため、フリップフロップ１１のＱ出力が論
理Ｈになったとき、そのＱＥ端子は論理Ｌとなるので、
Ｐ型のＦＥＴ１４がオンする。その結果、ＦＥＴ１４が
オンしている期間、論理Ｈの信号が抵抗１６を介して差
動増幅器２２の反転入力端子に供給される。また、ＦＥ
Ｔ１５のゲートには、フリップフロップ１２のＱ端子が
接続されている。従って、Ｎ型のＦＥＴ１５は、フリッ
プフロップ１２のＱ端子が論理Ｈを出力している期間オ
ンする。ＦＥＴ１５がオンしているとき、差動増幅器２
２の反転入力端子には論理Ｌの信号が入力されることに
なる（図１１参照）。
【０００６】差動増幅器２２は、抵抗１７と１８により
分圧された基準電圧と反転入力端子に入力された電圧と
を比較し、その誤差信号を出力する。上述したように、
ＦＥＴ１４，１５より出力される信号は、基準入力と比
較入力の位相差に対応している。従って、差動増幅器２
２はこの位相誤差と基準電圧との差の電圧を出力する。
電圧制御発振器３は、この誤差電圧に対応する周波数の
クロックを発生する。このクロックは分周器４により所
定の分周比で分周され、比較入力としてフリップフロッ
プ１１に供給される。
分圧された基準電圧と反転入力端子に入力された電圧と
を比較し、その誤差信号を出力する。上述したように、
ＦＥＴ１４，１５より出力される信号は、基準入力と比
較入力の位相差に対応している。従って、差動増幅器２
２はこの位相誤差と基準電圧との差の電圧を出力する。
電圧制御発振器３は、この誤差電圧に対応する周波数の
クロックを発生する。このクロックは分周器４により所
定の分周比で分周され、比較入力としてフリップフロッ
プ１１に供給される。
【０００７】このようにして、基準入力に同期したクロ
ックが電圧制御発振器３により生成される。
ックが電圧制御発振器３により生成される。
【０００８】位相誤差検出回路５は、フリップフロップ
１１と１２に入力される比較入力と基準入力との位相誤
差を検出する。この位相誤差が所定の基準値より大きい
とき、アナログスイッチ２１をより小さい時定数を有す
る抵抗１９とコンデンサ２４の直列回路に切り換える。
また、位相誤差が所定の基準値より小さいとき、アナロ
グスイッチ２１をより大きい時定数を有する抵抗２０と
コンデセンサ２５の直列回路の方に切り換える。これに
より、図１２に示すように、例えば同期引込時など、位
相誤差が大きい場合においては、図中、Ｔ２で示す直線
に沿った特性が得られる。これにより、ＰＬＬのループ
ゲインが大きく設定され、高速の応答が可能となる。
１１と１２に入力される比較入力と基準入力との位相誤
差を検出する。この位相誤差が所定の基準値より大きい
とき、アナログスイッチ２１をより小さい時定数を有す
る抵抗１９とコンデンサ２４の直列回路に切り換える。
また、位相誤差が所定の基準値より小さいとき、アナロ
グスイッチ２１をより大きい時定数を有する抵抗２０と
コンデセンサ２５の直列回路の方に切り換える。これに
より、図１２に示すように、例えば同期引込時など、位
相誤差が大きい場合においては、図中、Ｔ２で示す直線
に沿った特性が得られる。これにより、ＰＬＬのループ
ゲインが大きく設定され、高速の応答が可能となる。
【０００９】これに対してＰＬＬがロックした後、安定
動作領域に達した場合においては位相誤差が少なくな
り、図１２においてＴ１で示す特性が実現される。この
場合、ＰＬＬのループゲインが低く設定され、電圧制御
発振器３のクロックのジッタを少なくすることができ、
安定した動作を実現することができる。
動作領域に達した場合においては位相誤差が少なくな
り、図１２においてＴ１で示す特性が実現される。この
場合、ＰＬＬのループゲインが低く設定され、電圧制御
発振器３のクロックのジッタを少なくすることができ、
安定した動作を実現することができる。
【００１０】
【発明が解決しようとする課題】従来のＰＬＬ回路はこ
のように、位相補償回路２に時定数回路を設け、この時
定数回路をアナログスイッチ２１により切り換えて所望
の特性を得るようにしていた。その結果、回路構成が複
雑になり、コストが高くなる課題があった。また、出力
回路となるＦＥＴ１４，１５の後段にアナログスイッチ
２１を設け、これを切り換えるようにしているため、Ｆ
ＥＴ１４，１５がオフとなり、ハイインピーダンス状態
となっているとき、アナログスイッチ２１からノイズの
混入を招き易い課題があった。
のように、位相補償回路２に時定数回路を設け、この時
定数回路をアナログスイッチ２１により切り換えて所望
の特性を得るようにしていた。その結果、回路構成が複
雑になり、コストが高くなる課題があった。また、出力
回路となるＦＥＴ１４，１５の後段にアナログスイッチ
２１を設け、これを切り換えるようにしているため、Ｆ
ＥＴ１４，１５がオフとなり、ハイインピーダンス状態
となっているとき、アナログスイッチ２１からノイズの
混入を招き易い課題があった。
【００１１】本発明はこのような状況に鑑みてなされた
ものであり、構成を簡略化し、コストを低くし、ノイズ
の飛び付きを抑制できるようにするものである。
ものであり、構成を簡略化し、コストを低くし、ノイズ
の飛び付きを抑制できるようにするものである。
【００１２】
【課題を解決するための手段】請求項１に記載のＰＬＬ
回路は、基準入力と比較入力の位相を比較する位相比較
手段としての位相比較部３１ａと、選択的に信号経路中
に接続される接続素子としての抵抗３２ａ，３２ｃを含
む接続手段としての接続回路３２と、位相比較部３１ａ
の出力を接続回路３２に出力する出力手段としての出力
回路３１ｃと、出力回路３１ｃと位相比較部３１ａの間
に配置され、出力回路３１ｃを制御し、その抵抗３２
ａ，３２ｃへの接続状態を制御する制御手段としての制
御回路３１ｄとを備えることを特徴とする。
回路は、基準入力と比較入力の位相を比較する位相比較
手段としての位相比較部３１ａと、選択的に信号経路中
に接続される接続素子としての抵抗３２ａ，３２ｃを含
む接続手段としての接続回路３２と、位相比較部３１ａ
の出力を接続回路３２に出力する出力手段としての出力
回路３１ｃと、出力回路３１ｃと位相比較部３１ａの間
に配置され、出力回路３１ｃを制御し、その抵抗３２
ａ，３２ｃへの接続状態を制御する制御手段としての制
御回路３１ｄとを備えることを特徴とする。
【００１３】請求項２に記載のＰＬＬ回路は、基準入力
と比較入力の位相を比較する位相比較手段としての位相
比較部３１ａと、位相比較部３１ａが出力する位相誤差
に不感帯を付与する不感帯付与手段としての不感帯付与
回路３１ｂと、不感帯付与回路３１ｂの出力に対応して
駆動される出力手段としての出力回路３１ｃと、出力回
路３１ｃにより選択的に信号経路中に接続される接続素
子としての抵抗３２ａ乃至３２ｃを含む接続手段として
の接続部３２とを備えることを特徴とする。
と比較入力の位相を比較する位相比較手段としての位相
比較部３１ａと、位相比較部３１ａが出力する位相誤差
に不感帯を付与する不感帯付与手段としての不感帯付与
回路３１ｂと、不感帯付与回路３１ｂの出力に対応して
駆動される出力手段としての出力回路３１ｃと、出力回
路３１ｃにより選択的に信号経路中に接続される接続素
子としての抵抗３２ａ乃至３２ｃを含む接続手段として
の接続部３２とを備えることを特徴とする。
【００１４】請求項３に記載のＰＬＬ回路は、所定の基
準クロックを発生する基準クロック発生手段としての発
振器１１１と、入力される信号に同期した生成クロック
を生成する生成クロック発生手段としてのＰＬＬ基準信
号生成回路１１４と、基準クロックまたは生成クロック
の一方を選択する選択手段としてのスイッチ１１３と、
スイッチ１１３により選択されたクロックと分周クロッ
クの位相を比較する位相比較手段としての位相比較器１
１６と、位相比較器１１６の出力の位相を補償する位相
補償手段としての位相補償回路１１７と、位相補償回路
１１７の出力に対応する発振クロックを発生する発振手
段としての電圧制御発振器１１８と、電圧制御発振器１
１８の出力する発振クロックを分周して分周クロックを
発生するとともに、各種のクロックを生成する分周手段
としての分周器１１９とを備えることを特徴とする。
準クロックを発生する基準クロック発生手段としての発
振器１１１と、入力される信号に同期した生成クロック
を生成する生成クロック発生手段としてのＰＬＬ基準信
号生成回路１１４と、基準クロックまたは生成クロック
の一方を選択する選択手段としてのスイッチ１１３と、
スイッチ１１３により選択されたクロックと分周クロッ
クの位相を比較する位相比較手段としての位相比較器１
１６と、位相比較器１１６の出力の位相を補償する位相
補償手段としての位相補償回路１１７と、位相補償回路
１１７の出力に対応する発振クロックを発生する発振手
段としての電圧制御発振器１１８と、電圧制御発振器１
１８の出力する発振クロックを分周して分周クロックを
発生するとともに、各種のクロックを生成する分周手段
としての分周器１１９とを備えることを特徴とする。
【００１５】請求項４に記載のＰＬＬ回路は、所定の基
準クロックを発生する基準クロック発生手段としての発
振器８７と、入力される信号に同期した生成クロックを
生成する生成クロック発生手段としてのＰＬＬ基準信号
生成回路８１と、基準クロックまたは生成クロックの一
方と分周クロックの位相を比較する位相比較手段として
の位相比較器８４と、位相比較器８４の出力の位相を補
償する位相補償手段としての位相補償回路８５と、位相
補償回路８５の出力に対応する発振クロックを発生する
発振手段としての電圧制御発振器８６と、電圧制御発振
器８６の出力する発振クロックを分周して分周クロック
を発生するＰＬＬ分周手段としての分周器８９と、基準
クロックまたは発振クロックを分周してシステムクロッ
クを生成するシステム分周手段としての分周器９１と、
システムクロックを基準クロックに同期した状態から生
成クロックに同期した状態に切り換える場合、発振クロ
ックを基準クロックに一旦同期させた後、生成クロック
に同期させる同期制御手段としてのコントローラ９４と
を備えることを特徴とする。
準クロックを発生する基準クロック発生手段としての発
振器８７と、入力される信号に同期した生成クロックを
生成する生成クロック発生手段としてのＰＬＬ基準信号
生成回路８１と、基準クロックまたは生成クロックの一
方と分周クロックの位相を比較する位相比較手段として
の位相比較器８４と、位相比較器８４の出力の位相を補
償する位相補償手段としての位相補償回路８５と、位相
補償回路８５の出力に対応する発振クロックを発生する
発振手段としての電圧制御発振器８６と、電圧制御発振
器８６の出力する発振クロックを分周して分周クロック
を発生するＰＬＬ分周手段としての分周器８９と、基準
クロックまたは発振クロックを分周してシステムクロッ
クを生成するシステム分周手段としての分周器９１と、
システムクロックを基準クロックに同期した状態から生
成クロックに同期した状態に切り換える場合、発振クロ
ックを基準クロックに一旦同期させた後、生成クロック
に同期させる同期制御手段としてのコントローラ９４と
を備えることを特徴とする。
【００１６】請求項５に記載のＰＬＬ回路は、入力信号
に同期した生成クロックを生成する生成クロック発生手
段としてのＰＬＬ基準信号生成回路１３１と、生成クロ
ックと分周クロックの位相を比較する位相比較手段とし
ての位相比較器１３２と、位相比較器１３２の出力の位
相を補償する位相補償手段としての位相補償回路１３３
と、位相補償回路１３３の出力に対応する発振クロック
を発生する発振手段としての電圧制御発振器１３４と、
電圧制御発振器１３４の出力する発振クロックを分周し
て分周クロックを発生する分周手段としての分周器１３
５と、生成クロックと分周クロックの位相誤差の大きさ
を検出する検出手段としての位相誤差検出器１３７と、
位相誤差検出器１３７の出力に対応して位相比較器１３
２の出力を開放させる制御手段としてのモノマルチバイ
ブレータ１３８とを備えることを特徴とする。
に同期した生成クロックを生成する生成クロック発生手
段としてのＰＬＬ基準信号生成回路１３１と、生成クロ
ックと分周クロックの位相を比較する位相比較手段とし
ての位相比較器１３２と、位相比較器１３２の出力の位
相を補償する位相補償手段としての位相補償回路１３３
と、位相補償回路１３３の出力に対応する発振クロック
を発生する発振手段としての電圧制御発振器１３４と、
電圧制御発振器１３４の出力する発振クロックを分周し
て分周クロックを発生する分周手段としての分周器１３
５と、生成クロックと分周クロックの位相誤差の大きさ
を検出する検出手段としての位相誤差検出器１３７と、
位相誤差検出器１３７の出力に対応して位相比較器１３
２の出力を開放させる制御手段としてのモノマルチバイ
ブレータ１３８とを備えることを特徴とする。
【００１７】請求項６に記載のＰＬＬ回路は、さらに位
相誤差検出器１３７の出力に対応して入力信号をミュー
トするミュート手段としての増幅器１４０を備えること
ができる。
相誤差検出器１３７の出力に対応して入力信号をミュー
トするミュート手段としての増幅器１４０を備えること
ができる。
【００１８】
【作用】請求項１に記載のＰＬＬ回路においては、位相
比較部３１ａの出力が制御回路３１ｄを介して出力回路
３１ｃに供給される。出力回路３１ｃは制御回路３１ｄ
の制御状態によって抵抗３２ａだけを接続するか、ある
いは抵抗３１ａと３２ｃの両方を接続する。従って、構
成が簡略化され、低コスト化が可能となるとともに、ノ
イズの飛び付きを防止することができる。
比較部３１ａの出力が制御回路３１ｄを介して出力回路
３１ｃに供給される。出力回路３１ｃは制御回路３１ｄ
の制御状態によって抵抗３２ａだけを接続するか、ある
いは抵抗３１ａと３２ｃの両方を接続する。従って、構
成が簡略化され、低コスト化が可能となるとともに、ノ
イズの飛び付きを防止することができる。
【００１９】請求項２に記載のＰＬＬ回路においては、
位相比較部３１ａの出力に不感帯が付与されて出力回路
３１ｃに供給される。出力回路３１ｃは不感帯付与回路
３１ｂの出力に対応して抵抗３２ａ、抵抗３２ａと３２
ｂ、または抵抗３２ａ乃至３２ｃを接続する。従って、
位相誤差に対応して連続的に出力特性を変化させること
ができ、同期引込時はもとより、安定動作時においても
所望の特性を実現することができる。
位相比較部３１ａの出力に不感帯が付与されて出力回路
３１ｃに供給される。出力回路３１ｃは不感帯付与回路
３１ｂの出力に対応して抵抗３２ａ、抵抗３２ａと３２
ｂ、または抵抗３２ａ乃至３２ｃを接続する。従って、
位相誤差に対応して連続的に出力特性を変化させること
ができ、同期引込時はもとより、安定動作時においても
所望の特性を実現することができる。
【００２０】請求項３に記載のＰＬＬ回路においては、
発振器１１１より出力される基準クロックと、生成回路
１１４により生成される生成クロックとがスイッチ１１
３により選択され、位相比較器１１６に供給される。従
って、分周器１１９により生成するクロックを同期させ
るクロックを基準クロックと生成クロックとの間で切り
換える場合、その切換え時における変化がＰＬＬ回路で
徐々に吸収され、各種クロックの周波数がステップ状に
変化することが防止される。
発振器１１１より出力される基準クロックと、生成回路
１１４により生成される生成クロックとがスイッチ１１
３により選択され、位相比較器１１６に供給される。従
って、分周器１１９により生成するクロックを同期させ
るクロックを基準クロックと生成クロックとの間で切り
換える場合、その切換え時における変化がＰＬＬ回路で
徐々に吸収され、各種クロックの周波数がステップ状に
変化することが防止される。
【００２１】請求項４に記載のＰＬＬ回路においては、
発振器８７より出力される基準クロックに同期して分周
器９１において各種クロックを生成している状態から、
生成回路８１により生成される生成クロックに同期して
各種クロックを生成する状態に切り換えるとき、電圧制
御発振器８６の発振クロックが基準クロックに一旦同期
された後、その後生成クロックに同期される。従って、
各種クロックの周波数が急激に変化することが防止され
る。
発振器８７より出力される基準クロックに同期して分周
器９１において各種クロックを生成している状態から、
生成回路８１により生成される生成クロックに同期して
各種クロックを生成する状態に切り換えるとき、電圧制
御発振器８６の発振クロックが基準クロックに一旦同期
された後、その後生成クロックに同期される。従って、
各種クロックの周波数が急激に変化することが防止され
る。
【００２２】請求項５に記載のＰＬＬ回路においては、
位相誤差検出器１３７により検出される位相誤差が所定
の基準値より大きくなったとき、モノマルチバイブレー
タ１３８が動作され、位相比較器１３２が開放状態とさ
れる。従って、電圧制御発振器１３４の発振クロックの
周波数が急激に変化することが防止される。
位相誤差検出器１３７により検出される位相誤差が所定
の基準値より大きくなったとき、モノマルチバイブレー
タ１３８が動作され、位相比較器１３２が開放状態とさ
れる。従って、電圧制御発振器１３４の発振クロックの
周波数が急激に変化することが防止される。
【００２３】また、請求項６に記載のＰＬＬ回路におい
ては、位相誤差が所定の基準値以上になったとき、入力
信号がミュートされる。従って、ノイズの発生が防止さ
れる。
ては、位相誤差が所定の基準値以上になったとき、入力
信号がミュートされる。従って、ノイズの発生が防止さ
れる。
【００２４】
【実施例】図１は、本発明のＰＬＬ回路の第１の実施例
の構成を示している。この実施例においては、外部より
入力される基準入力信号と分周器３５が出力する比較入
力信号の位相を比較し、その誤差信号を出力する位相比
較器３１と、位相比較器３１の出力の位相を補償する位
相補償回路（ローパスフィルタおよび増幅器）３３と、
位相補償回路３３の出力に対応して所定の周波数のクロ
ックを発生する電圧制御発振器（ＶＣＯ）３４と、電圧
制御発振器３４の出力を分周して位相比較器３１に出力
する分周器３５とによりＰＬＬが構成されている。位相
比較器３１と位相補償回路３３の間には、時定数を決定
するための接続素子が内蔵されている接続回路３２が配
置されている。この実施例においては、この接続素子は
抵抗３２ａと抵抗３２ｃにより構成されている。
の構成を示している。この実施例においては、外部より
入力される基準入力信号と分周器３５が出力する比較入
力信号の位相を比較し、その誤差信号を出力する位相比
較器３１と、位相比較器３１の出力の位相を補償する位
相補償回路（ローパスフィルタおよび増幅器）３３と、
位相補償回路３３の出力に対応して所定の周波数のクロ
ックを発生する電圧制御発振器（ＶＣＯ）３４と、電圧
制御発振器３４の出力を分周して位相比較器３１に出力
する分周器３５とによりＰＬＬが構成されている。位相
比較器３１と位相補償回路３３の間には、時定数を決定
するための接続素子が内蔵されている接続回路３２が配
置されている。この実施例においては、この接続素子は
抵抗３２ａと抵抗３２ｃにより構成されている。
【００２５】位相比較器３１は、位相比較部３１ａと、
制御回路３１ｄと、出力回路３１ｃとにより構成されて
いる。位相比較部３１ａは、Ｄ型フリップフロップ４
１，４２とナンド回路４３とにより構成されている。制
御回路３１ｄは、ナンド回路７１とアンド回路７２によ
り構成され、出力回路３１ｃはＰＭＯＳ型のＦＥＴ７３
と、ＦＥＴ７３と直列に接続されたＮＭＯＳ型のＦＥＴ
７４と、これらのＦＥＴ７３，７４と並列に接続された
ＰＭＯＳ型のＦＥＴ７５とＮＭＯＳ型のＦＥＴ７６との
直列回路により構成されている。
制御回路３１ｄと、出力回路３１ｃとにより構成されて
いる。位相比較部３１ａは、Ｄ型フリップフロップ４
１，４２とナンド回路４３とにより構成されている。制
御回路３１ｄは、ナンド回路７１とアンド回路７２によ
り構成され、出力回路３１ｃはＰＭＯＳ型のＦＥＴ７３
と、ＦＥＴ７３と直列に接続されたＮＭＯＳ型のＦＥＴ
７４と、これらのＦＥＴ７３，７４と並列に接続された
ＰＭＯＳ型のＦＥＴ７５とＮＭＯＳ型のＦＥＴ７６との
直列回路により構成されている。
【００２６】また、位相補償回路３３は、所定の基準電
圧を分圧する抵抗６１，６２と、この分圧電圧が非反転
入力端子に供給される差動増幅器６４と、差動増幅器６
４の非反転入力端子に接続されているコンデンサ６３
と、差動増幅器６４の負帰還系に配置されたコンデンサ
６５と抵抗６６からなる直列回路とにより構成されてい
る。
圧を分圧する抵抗６１，６２と、この分圧電圧が非反転
入力端子に供給される差動増幅器６４と、差動増幅器６
４の非反転入力端子に接続されているコンデンサ６３
と、差動増幅器６４の負帰還系に配置されたコンデンサ
６５と抵抗６６からなる直列回路とにより構成されてい
る。
【００２７】次に図２のタイミングチャートを参照し
て、その動作を説明する。Ｄ型フリップフロップ４１と
４２は、そのＤ端子が論理Ｈに接続されている。従っ
て、フリップフロップ４１は分周器３５より比較入力
（図２（ａ））が入力されると、その立上りエッジに同
期してＱ端子から論理Ｈ、ＱＥ端子から論理Ｌを出力す
る。同様に、フリップフロップ４２は基準入力（図２
（ｂ））が入力されると、その立上りエッジに同期して
Ｑ出力から論理Ｈを出力する。ナンド回路４３にはフリ
ップフロップ４１と４２のＱ出力が入力されている。従
って、ナンド回路４３の出力はフリップフロップ４１の
Ｑ出力（図２（ｃ））と、フリップフロップ４２のＱ出
力（図２（ｄ））とが共に論理Ｈとなったとき論理Ｌを
出力する（図２（ｅ））。ナンド回路４３の出力はフリ
ップフロップ４１，４２のクリア端子に供給されてい
る。従って、フリップフロップ４１，４２はナンド回路
４３より論理Ｌが出力されるとクリアされる。その結
果、フリップフロップ４１，４２は比較入力と基準入力
との位相差に対応する期間、論理Ｈとなったパルスを出
力する（図２（ｃ），（ｄ））。
て、その動作を説明する。Ｄ型フリップフロップ４１と
４２は、そのＤ端子が論理Ｈに接続されている。従っ
て、フリップフロップ４１は分周器３５より比較入力
（図２（ａ））が入力されると、その立上りエッジに同
期してＱ端子から論理Ｈ、ＱＥ端子から論理Ｌを出力す
る。同様に、フリップフロップ４２は基準入力（図２
（ｂ））が入力されると、その立上りエッジに同期して
Ｑ出力から論理Ｈを出力する。ナンド回路４３にはフリ
ップフロップ４１と４２のＱ出力が入力されている。従
って、ナンド回路４３の出力はフリップフロップ４１の
Ｑ出力（図２（ｃ））と、フリップフロップ４２のＱ出
力（図２（ｄ））とが共に論理Ｈとなったとき論理Ｌを
出力する（図２（ｅ））。ナンド回路４３の出力はフリ
ップフロップ４１，４２のクリア端子に供給されてい
る。従って、フリップフロップ４１，４２はナンド回路
４３より論理Ｌが出力されるとクリアされる。その結
果、フリップフロップ４１，４２は比較入力と基準入力
との位相差に対応する期間、論理Ｈとなったパルスを出
力する（図２（ｃ），（ｄ））。
【００２８】フリップフロップ４１のＱＥ出力は、Ｐ型
のＦＥＴ７３のゲートに供給されている。またフリップ
フロップ４２のＱ出力がＮ型のＦＥＴ７４のゲートに供
給されている。Ｐ型のＦＥＴ７３はフリップフロップ４
１より論理Ｌが印加されるとオンし、論理Ｈが印加され
るとオフする。また、Ｎ型のＦＥＴ７４はフリップフロ
ップ４２より論理Ｈが印加されるとオンし、論理Ｌが印
加されるとオフする。その結果、大きい抵抗値を有する
抵抗３２ａには比較出力１が印加される。この出力は、
イネーブル制御入力が論理Ｈであっても、論理Ｌであっ
ても変化することはない（図２（ｊ），（ｌ））。
のＦＥＴ７３のゲートに供給されている。またフリップ
フロップ４２のＱ出力がＮ型のＦＥＴ７４のゲートに供
給されている。Ｐ型のＦＥＴ７３はフリップフロップ４
１より論理Ｌが印加されるとオンし、論理Ｈが印加され
るとオフする。また、Ｎ型のＦＥＴ７４はフリップフロ
ップ４２より論理Ｈが印加されるとオンし、論理Ｌが印
加されるとオフする。その結果、大きい抵抗値を有する
抵抗３２ａには比較出力１が印加される。この出力は、
イネーブル制御入力が論理Ｈであっても、論理Ｌであっ
ても変化することはない（図２（ｊ），（ｌ））。
【００２９】これに対して、いまイネーブル制御入力に
論理Ｈが設定されているとすると、ナンド回路７１はフ
リップフロップ４１のＱ出力を反転して出力する（図２
（ｆ））。またアンド回路７２はフリップフロップ４２
のＱ出力をそのまま出力する（図２（ｇ））。Ｐ型のＦ
ＥＴ７５は、ナンド回路７１の出力が論理Ｌのときオン
し、論理Ｈのときオフする。Ｎ型のＦＥＴ７６は、アン
ド回路７２の出力が論理Ｈのときオンし、論理Ｌのとき
オフする。従って、ＦＥＴ７５と７６の接続点に接続さ
れた抵抗３２ｃ（抵抗３２ａより小さい抵抗値に設定さ
れている）には比較出力２（図２（ｋ））が印加され
る。
論理Ｈが設定されているとすると、ナンド回路７１はフ
リップフロップ４１のＱ出力を反転して出力する（図２
（ｆ））。またアンド回路７２はフリップフロップ４２
のＱ出力をそのまま出力する（図２（ｇ））。Ｐ型のＦ
ＥＴ７５は、ナンド回路７１の出力が論理Ｌのときオン
し、論理Ｈのときオフする。Ｎ型のＦＥＴ７６は、アン
ド回路７２の出力が論理Ｈのときオンし、論理Ｌのとき
オフする。従って、ＦＥＴ７５と７６の接続点に接続さ
れた抵抗３２ｃ（抵抗３２ａより小さい抵抗値に設定さ
れている）には比較出力２（図２（ｋ））が印加され
る。
【００３０】次にイネーブル制御入力に論理Ｌが設定さ
れていると、ナンド回路７１の出力は常に論理Ｈとなる
（図２（ｈ））。その結果、ＦＥＴ７５はオフしたまま
となる。またアンド回路７２は、その入力に論理Ｌが供
給されているため、その出力は論理Ｌとなる（図２
（ｉ））。その結果、このときＦＥＴ７６はオフしたま
まとなる。その結果、比較出力２は図２（ｍ）に示すよ
うに、開放状態となる。
れていると、ナンド回路７１の出力は常に論理Ｈとなる
（図２（ｈ））。その結果、ＦＥＴ７５はオフしたまま
となる。またアンド回路７２は、その入力に論理Ｌが供
給されているため、その出力は論理Ｌとなる（図２
（ｉ））。その結果、このときＦＥＴ７６はオフしたま
まとなる。その結果、比較出力２は図２（ｍ）に示すよ
うに、開放状態となる。
【００３１】即ち、イネーブル制御入力に論理Ｈが入力
された場合においては、抵抗３２ａと３２ｃが並列接続
され、小さい時定数が設定されることになる。また、イ
ネーブル制御入力に論理Ｌが入力された場合において
は、抵抗３２ａのみが接続され、その抵抗値が大きくな
るため、時定数も大きくなる。従って、例えば同期引込
時などにおいてはイネーブル制御入力に論理Ｈを印加す
る。こうすると時定数が小さくなり、ＰＬＬサーボのゲ
インが大きくなって迅速な応答が可能となる。これに対
して、ＰＬＬサーボがロックインした後には、イネーブ
ル制御入力に論理Ｌを入力する。こうすると、より大き
い時定数が設定され、安定したサーボがかかることにな
る。
された場合においては、抵抗３２ａと３２ｃが並列接続
され、小さい時定数が設定されることになる。また、イ
ネーブル制御入力に論理Ｌが入力された場合において
は、抵抗３２ａのみが接続され、その抵抗値が大きくな
るため、時定数も大きくなる。従って、例えば同期引込
時などにおいてはイネーブル制御入力に論理Ｈを印加す
る。こうすると時定数が小さくなり、ＰＬＬサーボのゲ
インが大きくなって迅速な応答が可能となる。これに対
して、ＰＬＬサーボがロックインした後には、イネーブ
ル制御入力に論理Ｌを入力する。こうすると、より大き
い時定数が設定され、安定したサーボがかかることにな
る。
【００３２】位相補償回路３３は、接続回路３２により
接続された抵抗により定まる時定数で位相比較器３１よ
り出力された位相誤差信号の位相を補償する。電圧制御
発振器３４は、この位相が補償された出力に対応する周
波数のクロックを発生する。分周器３５が電圧制御発振
器３４の出力するクロックを分周して、比較入力信号と
して位相比較器３１に出力する。このようにして、電圧
制御発振器３４は基準入力に同期したクロックを発生す
ることになる。
接続された抵抗により定まる時定数で位相比較器３１よ
り出力された位相誤差信号の位相を補償する。電圧制御
発振器３４は、この位相が補償された出力に対応する周
波数のクロックを発生する。分周器３５が電圧制御発振
器３４の出力するクロックを分周して、比較入力信号と
して位相比較器３１に出力する。このようにして、電圧
制御発振器３４は基準入力に同期したクロックを発生す
ることになる。
【００３３】図３は、本発明のＰＬＬ回路の第２の実施
例の構成を示している。図１における場合と対応する部
分には同一の符号を付してある。この実施例において
も、位相比較器３１、位相補償回路３３、電圧制御発振
器３４、分周器３５によりＰＬＬが構成されている。そ
して、位相比較器３１と位相補償回路３３の間には、接
続回路３２が配置されている。この実施例の接続回路３
２には、大きな抵抗値を有する抵抗３２ａと、小さな抵
抗値を有する抵抗３２ｃの他、その中間の値の抵抗値を
有する抵抗３２ｂが設けられている。
例の構成を示している。図１における場合と対応する部
分には同一の符号を付してある。この実施例において
も、位相比較器３１、位相補償回路３３、電圧制御発振
器３４、分周器３５によりＰＬＬが構成されている。そ
して、位相比較器３１と位相補償回路３３の間には、接
続回路３２が配置されている。この実施例の接続回路３
２には、大きな抵抗値を有する抵抗３２ａと、小さな抵
抗値を有する抵抗３２ｃの他、その中間の値の抵抗値を
有する抵抗３２ｂが設けられている。
【００３４】また、この実施例の位相比較器３１は、位
相比較部３１ａと、出力回路３１ｃと、両者の間に配置
された不感帯付与回路３１ｂとにより構成されている。
位相比較部３１ａの構成は図１における場合と同様であ
る。不感帯付与回路３１ｂは、オア回路４４、所定の遅
延を付与する遅延回路（ＤＬ１）４５、遅延回路（ＤＬ
２）４６、ナンド回路４７乃至４９、アンド回路５０乃
至５２により構成されている。また、出力回路３１ｃ
は、ＰＭＯＳ型のＦＥＴ５３，５５，５７と、ＮＭＯＳ
型のＦＥＴ５４，５６，５８とにより構成されている。
ＦＥＴ５３と５４、５５と５６、５７と５８がそれぞれ
直列に接続されている。
相比較部３１ａと、出力回路３１ｃと、両者の間に配置
された不感帯付与回路３１ｂとにより構成されている。
位相比較部３１ａの構成は図１における場合と同様であ
る。不感帯付与回路３１ｂは、オア回路４４、所定の遅
延を付与する遅延回路（ＤＬ１）４５、遅延回路（ＤＬ
２）４６、ナンド回路４７乃至４９、アンド回路５０乃
至５２により構成されている。また、出力回路３１ｃ
は、ＰＭＯＳ型のＦＥＴ５３，５５，５７と、ＮＭＯＳ
型のＦＥＴ５４，５６，５８とにより構成されている。
ＦＥＴ５３と５４、５５と５６、５７と５８がそれぞれ
直列に接続されている。
【００３５】尚、遅延回路４５，４６は、ＣＲ回路、ゲ
ートディレイ回路、シフトレジスタなどにより構成する
ことができる。
ートディレイ回路、シフトレジスタなどにより構成する
ことができる。
【００３６】また、位相補償回路３３の構成は図１にお
ける場合と同様である。
ける場合と同様である。
【００３７】次に図４のタイミングチャートを参照し
て、その動作を説明する。分周器３５が出力する比較入
力（図４（ａ））の立上りエッジによりフリップフロッ
プ４１がトリガされ、基準入力（図４（ｂ））の立上り
エッジによりフリップフロップ４２がトリガされ、それ
らの出力（図４（ｃ），（ｄ））がナンド回路４３に供
給され、その出力（図４（ｅ））によりフリップフロッ
プ４１，４２がクリアされることは、図１の実施例にお
ける場合と同様である。
て、その動作を説明する。分周器３５が出力する比較入
力（図４（ａ））の立上りエッジによりフリップフロッ
プ４１がトリガされ、基準入力（図４（ｂ））の立上り
エッジによりフリップフロップ４２がトリガされ、それ
らの出力（図４（ｃ），（ｄ））がナンド回路４３に供
給され、その出力（図４（ｅ））によりフリップフロッ
プ４１，４２がクリアされることは、図１の実施例にお
ける場合と同様である。
【００３８】オア回路４４は、フリップフロップ４１の
Ｑ出力（図４（ｃ））とフリップフロップ４２のＱ出力
（図４（ｄ））の論理和を演算する（図４（ｆ））。オ
ア回路４４の出力は、ナンド回路４７とアンド回路５２
のそれぞれの一方の入力に供給される。ナンド回路４７
の他方の入力にはフリップフロップ４１のＱ出力が供給
され、アンド回路５２の他方の入力にはフリップフロッ
プ４２のＱ出力が供給されている。従って、ナンド回路
４７の出力（図４（ｉ））によりＰ型のＦＥＴ５３が駆
動され、またアンド回路５２の出力（図４（ｊ））によ
りＮ型のＦＥＴ５４が駆動される結果生じる比較出力１
（図４（ｏ））は、図１における場合と同様である。即
ち、このとき、最も大きい抵抗３２ａが時定数回路とし
て接続されることになる。以上の範囲（位相誤差が−Ｄ
Ｌ１より大きく、＋ＤＬ１より小さい範囲）において
は、不感帯はまだ付与されていない（図５のＴ１参
照）。
Ｑ出力（図４（ｃ））とフリップフロップ４２のＱ出力
（図４（ｄ））の論理和を演算する（図４（ｆ））。オ
ア回路４４の出力は、ナンド回路４７とアンド回路５２
のそれぞれの一方の入力に供給される。ナンド回路４７
の他方の入力にはフリップフロップ４１のＱ出力が供給
され、アンド回路５２の他方の入力にはフリップフロッ
プ４２のＱ出力が供給されている。従って、ナンド回路
４７の出力（図４（ｉ））によりＰ型のＦＥＴ５３が駆
動され、またアンド回路５２の出力（図４（ｊ））によ
りＮ型のＦＥＴ５４が駆動される結果生じる比較出力１
（図４（ｏ））は、図１における場合と同様である。即
ち、このとき、最も大きい抵抗３２ａが時定数回路とし
て接続されることになる。以上の範囲（位相誤差が−Ｄ
Ｌ１より大きく、＋ＤＬ１より小さい範囲）において
は、不感帯はまだ付与されていない（図５のＴ１参
照）。
【００３９】次にオア回路４４より出力された信号（図
４（ｆ））は、遅延回路４５により所定量（ＤＬ１）だ
け遅延される（図４（ｇ））。遅延回路４５の出力は、
ナンド回路４８とアンド回路５１のそれぞれ一方の入力
に供給される。ナンド回路４８の他方の入力にはフリッ
プフロップ４１のＱ出力が供給され、アンド回路５１の
他方の入力にはフリップフロップ４２のＱ出力が供給さ
れている。その結果、ナンド回路４８の出力は両入力の
論理積を否定したものとなるため、図４（ｋ）に示すよ
うになる。また、アンド回路５１の出力は両入力の論理
積を演算したものとなるため、図４（ｌ）に示すように
なる。Ｐ型のＦＥＴ５５は、ナンド回路４８の出力が論
理Ｌのときオンし、論理Ｈのときオフする。またＮ型の
ＦＥＴ５６は、アンド回路５１の出力が論理Ｈのときオ
ンし、論理Ｌのときオフする。これにより、抵抗３２ｂ
には図４（ｐ）に示すような比較出力２が供給されるこ
とになる。即ち、この場合においては遅延回路４５によ
る遅延量ＤＬ１に対応して、−ＤＬ１と＋ＤＬ１の範囲
において不感帯が設定されており、位相差が−ＤＬ１よ
り小さいか、＋ＤＬ１より大きい場合、抵抗３２ｂと抵
抗３２ａの並列抵抗が時定数を決定することになる（図
５のＴ２参照）。
４（ｆ））は、遅延回路４５により所定量（ＤＬ１）だ
け遅延される（図４（ｇ））。遅延回路４５の出力は、
ナンド回路４８とアンド回路５１のそれぞれ一方の入力
に供給される。ナンド回路４８の他方の入力にはフリッ
プフロップ４１のＱ出力が供給され、アンド回路５１の
他方の入力にはフリップフロップ４２のＱ出力が供給さ
れている。その結果、ナンド回路４８の出力は両入力の
論理積を否定したものとなるため、図４（ｋ）に示すよ
うになる。また、アンド回路５１の出力は両入力の論理
積を演算したものとなるため、図４（ｌ）に示すように
なる。Ｐ型のＦＥＴ５５は、ナンド回路４８の出力が論
理Ｌのときオンし、論理Ｈのときオフする。またＮ型の
ＦＥＴ５６は、アンド回路５１の出力が論理Ｈのときオ
ンし、論理Ｌのときオフする。これにより、抵抗３２ｂ
には図４（ｐ）に示すような比較出力２が供給されるこ
とになる。即ち、この場合においては遅延回路４５によ
る遅延量ＤＬ１に対応して、−ＤＬ１と＋ＤＬ１の範囲
において不感帯が設定されており、位相差が−ＤＬ１よ
り小さいか、＋ＤＬ１より大きい場合、抵抗３２ｂと抵
抗３２ａの並列抵抗が時定数を決定することになる（図
５のＴ２参照）。
【００４０】遅延回路４５の出力は、さらに遅延回路４
６により所定量（ＤＬ２）だけ遅延される（図４
（ｈ））。遅延回路４６の出力は、ナンド回路４９とア
ンド回路５０のそれぞれ一方の入力に供給される。ナン
ド回路４９の他方の入力にはフリップフロップ４１のＱ
出力が供給され、アンド回路５０の他方の入力にはフリ
ップフロップ４２のＱ出力が供給されている。ナンド回
路４９は、両入力の論理積の否定を演算するので、その
出力は図４（ｍ）に示すようになる。またアンド回路５
０は、その両入力の論理積を演算するので、その出力は
図４（ｎ）に示すようになる。Ｐ型のＦＥＴ５７は、ナ
ンド回路４９の出力が論理Ｌのときオンし、論理Ｈのと
きオフする。またＮ型のＦＥＴ５８は、アンド回路５０
の出力が論理Ｈのときオンし、論理Ｌのときオフする。
これにより、抵抗３２ｃには図４（ｑ）に示すような比
較出力３が供給されることになる。即ち、図５のＴ３に
示すように、比較入力と基準入力との位相差が−（ＤＬ
１＋ＤＬ２）より小さいか、（ＤＬ１＋ＤＬ２）より大
きい場合、時定数は抵抗３２ａ，３２ｂ，３２ｃの３つ
の抵抗の合成値により設定されることになる。
６により所定量（ＤＬ２）だけ遅延される（図４
（ｈ））。遅延回路４６の出力は、ナンド回路４９とア
ンド回路５０のそれぞれ一方の入力に供給される。ナン
ド回路４９の他方の入力にはフリップフロップ４１のＱ
出力が供給され、アンド回路５０の他方の入力にはフリ
ップフロップ４２のＱ出力が供給されている。ナンド回
路４９は、両入力の論理積の否定を演算するので、その
出力は図４（ｍ）に示すようになる。またアンド回路５
０は、その両入力の論理積を演算するので、その出力は
図４（ｎ）に示すようになる。Ｐ型のＦＥＴ５７は、ナ
ンド回路４９の出力が論理Ｌのときオンし、論理Ｈのと
きオフする。またＮ型のＦＥＴ５８は、アンド回路５０
の出力が論理Ｈのときオンし、論理Ｌのときオフする。
これにより、抵抗３２ｃには図４（ｑ）に示すような比
較出力３が供給されることになる。即ち、図５のＴ３に
示すように、比較入力と基準入力との位相差が−（ＤＬ
１＋ＤＬ２）より小さいか、（ＤＬ１＋ＤＬ２）より大
きい場合、時定数は抵抗３２ａ，３２ｂ，３２ｃの３つ
の抵抗の合成値により設定されることになる。
【００４１】即ち、位相誤差が−ＤＬ１から＋ＤＬ１の
範囲のとき、抵抗３２ａにより最も大きい時定数が設定
され、−（ＤＬ１＋ＤＬ１）から−ＤＬ１までの間、あ
るいは＋ＤＬ１から（ＤＬ１＋ＤＬ２）までの範囲のと
きは、抵抗３２ａと３２ｂの並列抵抗による中間の時定
数が設定される。さらに位相誤差が−（ＤＬ１＋ＤＬ
２）より小さいか、（ＤＬ１＋ＤＬ２）より大きい場合
においては、抵抗３２ａ，３２ｂ，３２ｃの３つが並列
接続された最も小さい時定数が設定されることになる。
範囲のとき、抵抗３２ａにより最も大きい時定数が設定
され、−（ＤＬ１＋ＤＬ１）から−ＤＬ１までの間、あ
るいは＋ＤＬ１から（ＤＬ１＋ＤＬ２）までの範囲のと
きは、抵抗３２ａと３２ｂの並列抵抗による中間の時定
数が設定される。さらに位相誤差が−（ＤＬ１＋ＤＬ
２）より小さいか、（ＤＬ１＋ＤＬ２）より大きい場合
においては、抵抗３２ａ，３２ｂ，３２ｃの３つが並列
接続された最も小さい時定数が設定されることになる。
【００４２】従って、位相誤差に対応して時定数が自動
的に決定され、そのための構成も簡単で低コスト化が容
易となる。勿論、図１の実施例における場合と同様に、
ノイズの飛び付きなども抑制される。
的に決定され、そのための構成も簡単で低コスト化が容
易となる。勿論、図１の実施例における場合と同様に、
ノイズの飛び付きなども抑制される。
【００４３】図６は、本発明のＰＬＬ回路の第３の実施
例を示している。この実施例においては、位相比較器１
１６、位相補償回路１１７、電圧制御発振器１１８、分
周器１１９によりＰＬＬが構成されている。そして、位
相比較器１１６の基準入力には、発振器１１１が出力し
た基準クロックを分周器１１２により分周したクロッ
ク、またはＰＬＬ基準信号生成回路１１４が受信入力か
ら生成した生成クロックがスイッチ１１３により選択さ
れ、供給されるようになされている。スイッチ１１３
は、受信信号識別回路１１５により切換え制御されるよ
うになっている。
例を示している。この実施例においては、位相比較器１
１６、位相補償回路１１７、電圧制御発振器１１８、分
周器１１９によりＰＬＬが構成されている。そして、位
相比較器１１６の基準入力には、発振器１１１が出力し
た基準クロックを分周器１１２により分周したクロッ
ク、またはＰＬＬ基準信号生成回路１１４が受信入力か
ら生成した生成クロックがスイッチ１１３により選択さ
れ、供給されるようになされている。スイッチ１１３
は、受信信号識別回路１１５により切換え制御されるよ
うになっている。
【００４４】また分周器１１９は、電圧制御発振器１１
８が出力するクロックを分周して、位相比較器１１６に
比較入力として供給するとともに、システムクロック、
その他、各種のクロックを生成してマイクロコンピュー
タ１２０、デジタル信号処理回路（ＤＳＰ）１２１、Ａ
／Ｄコンバータ１２２、デジタルフィルタ１２３、Ｄ／
Ａコンバータ１２４などに供給している。
８が出力するクロックを分周して、位相比較器１１６に
比較入力として供給するとともに、システムクロック、
その他、各種のクロックを生成してマイクロコンピュー
タ１２０、デジタル信号処理回路（ＤＳＰ）１２１、Ａ
／Ｄコンバータ１２２、デジタルフィルタ１２３、Ｄ／
Ａコンバータ１２４などに供給している。
【００４５】次に、その動作について説明する。受信信
号識別回路１１５は、デジタルオーディオインターフェ
ース信号などの受信入力をモニタし、受信入力の有無を
検出する。受信入力が無いとき、受信信号識別回路１１
５はスイッチ１１３を図中上側に切り換える。このと
き、発振器１１１より出力された基準クロックが分周器
１１２により分周され、スイッチ１１３を介して位相比
較器１１６に基準入力として供給される。位相比較器１
１６の比較入力には、分周器１１９が出力するクロック
が供給されている。その結果、位相比較器１１６、位相
補償回路１１７、電圧制御発振器１１８、分周器１１９
よりなるＰＬＬにより、電圧制御発振器１１８が発振器
１１１が出力する基準クロックに同期したクロックを生
成することになる。従って、分周器１１９が生成するシ
ステムクロック、その他の各種クロックも、発振器１１
１が出力する基準クロックに同期することになる。
号識別回路１１５は、デジタルオーディオインターフェ
ース信号などの受信入力をモニタし、受信入力の有無を
検出する。受信入力が無いとき、受信信号識別回路１１
５はスイッチ１１３を図中上側に切り換える。このと
き、発振器１１１より出力された基準クロックが分周器
１１２により分周され、スイッチ１１３を介して位相比
較器１１６に基準入力として供給される。位相比較器１
１６の比較入力には、分周器１１９が出力するクロック
が供給されている。その結果、位相比較器１１６、位相
補償回路１１７、電圧制御発振器１１８、分周器１１９
よりなるＰＬＬにより、電圧制御発振器１１８が発振器
１１１が出力する基準クロックに同期したクロックを生
成することになる。従って、分周器１１９が生成するシ
ステムクロック、その他の各種クロックも、発振器１１
１が出力する基準クロックに同期することになる。
【００４６】この状態において、受信入力が到来する
と、識別回路１１５はスイッチ１１３を図中下側に切り
換える。生成回路１１４は、受信入力よりクロック成分
を分離する。その結果、生成回路１１４により生成され
た生成クロックが、位相比較器１１６の基準入力として
供給される。これにより、ＰＬＬは生成クロックに同期
したクロックを生成するようにサーボがかかることにな
る。しかしながら、ＰＬＬが生成クロックに対してロッ
クインするまでには、若干の時間がかかることになる。
その結果、電圧制御発振器１１８の出力するクロックの
周波数は、徐々に変化していき、ついには生成クロック
に同期することになる。従って、分周器１１９が生成す
るシステムクロックを含む各種クロックも、その周波数
が急激に変化するようなことが防止され、徐々に変化す
る。その結果、マイクロコンピュータ１２０乃至Ｄ／Ａ
コンバータ１２４の動作がスイッチ１１３の切換え時に
悪影響を受けるようなことが防止される。
と、識別回路１１５はスイッチ１１３を図中下側に切り
換える。生成回路１１４は、受信入力よりクロック成分
を分離する。その結果、生成回路１１４により生成され
た生成クロックが、位相比較器１１６の基準入力として
供給される。これにより、ＰＬＬは生成クロックに同期
したクロックを生成するようにサーボがかかることにな
る。しかしながら、ＰＬＬが生成クロックに対してロッ
クインするまでには、若干の時間がかかることになる。
その結果、電圧制御発振器１１８の出力するクロックの
周波数は、徐々に変化していき、ついには生成クロック
に同期することになる。従って、分周器１１９が生成す
るシステムクロックを含む各種クロックも、その周波数
が急激に変化するようなことが防止され、徐々に変化す
る。その結果、マイクロコンピュータ１２０乃至Ｄ／Ａ
コンバータ１２４の動作がスイッチ１１３の切換え時に
悪影響を受けるようなことが防止される。
【００４７】図７は、第４の実施例を示している。この
実施例においては、位相比較器８４、位相補償回路８
５、電圧制御発振器８６、分周器８９，９１によりＰＬ
Ｌが構成されている。水晶、セラミック、ＬＣなどより
構成される発振器８７が出力する基準クロックは、スイ
ッチ８８と９０の接点ａに供給されている。スイッチ８
８と９０の接点ｂには電圧制御発振器８６の出力が供給
されている。スイッチ８８は、接点ａまたはｂに供給さ
れている信号を選択し、分周器８９に供給している。ま
た、スイッチ９０は、接点ａまたはｂに供給されている
信号を選択し、分周器９１に出力するようになってい
る。
実施例においては、位相比較器８４、位相補償回路８
５、電圧制御発振器８６、分周器８９，９１によりＰＬ
Ｌが構成されている。水晶、セラミック、ＬＣなどより
構成される発振器８７が出力する基準クロックは、スイ
ッチ８８と９０の接点ａに供給されている。スイッチ８
８と９０の接点ｂには電圧制御発振器８６の出力が供給
されている。スイッチ８８は、接点ａまたはｂに供給さ
れている信号を選択し、分周器８９に供給している。ま
た、スイッチ９０は、接点ａまたはｂに供給されている
信号を選択し、分周器９１に出力するようになってい
る。
【００４８】ＰＬＬ基準信号生成回路８１は、デジタル
オーディオインターフェース信号などの受信入力からク
ロック成分を生成し、スイッチ８３の接点ａに供給して
いる。スイッチ８３の接点ｂには、分周器９１が分周し
たクロック（ＰＬＬ基準相当クロック）が供給されてい
る。さらにスイッチ８３の接点ｃには、分周器８９が出
力したクロック（ＰＬＬ基準相当クロック）が供給され
ている。受信信号識別回路８２は受信入力の有無を検出
し、その検出結果に対応してスイッチ８３を切り換える
とともに、ＰＬＬ基準信号生成回路８１の内蔵する電圧
制御発振器の動作を制御するようになされている。位相
比較器８４の比較入力には、分周器８９または９１が出
力するクロックがスイッチ９２により選択され、供給さ
れるようになされている。コントローラ９４は、操作部
９３の操作に対応して各スイッチを切り換えたり、発振
器８７をオンまたはオフしたり、電圧制御発振器８６を
駆動または停止させたりするようになされている。
オーディオインターフェース信号などの受信入力からク
ロック成分を生成し、スイッチ８３の接点ａに供給して
いる。スイッチ８３の接点ｂには、分周器９１が分周し
たクロック（ＰＬＬ基準相当クロック）が供給されてい
る。さらにスイッチ８３の接点ｃには、分周器８９が出
力したクロック（ＰＬＬ基準相当クロック）が供給され
ている。受信信号識別回路８２は受信入力の有無を検出
し、その検出結果に対応してスイッチ８３を切り換える
とともに、ＰＬＬ基準信号生成回路８１の内蔵する電圧
制御発振器の動作を制御するようになされている。位相
比較器８４の比較入力には、分周器８９または９１が出
力するクロックがスイッチ９２により選択され、供給さ
れるようになされている。コントローラ９４は、操作部
９３の操作に対応して各スイッチを切り換えたり、発振
器８７をオンまたはオフしたり、電圧制御発振器８６を
駆動または停止させたりするようになされている。
【００４９】次に、その動作について説明する。操作部
９３を操作してコントローラ９４に送信モードを指定す
ると、コントローラ９４は電圧制御発振器８６をオフさ
せ、発振器８７をオンさせる。また図８に示すように、
スイッチ８３を接点ａ側に、スイッチ８８を接点ｂ側
に、スイッチ９０を接点ａ側に、スイッチ９２を接点ｂ
側にそれぞれ切り換える。発振器８７より出力された基
準クロックがスイッチ９０の接点ａを介して分周器９１
に供給される。分周器９１は、この基準クロックを分周
してシステムクロックを含む各種のクロックを生成し、
マイクロコンピュータ９５乃至Ｄ／Ａコンバータ９９に
出力する。
９３を操作してコントローラ９４に送信モードを指定す
ると、コントローラ９４は電圧制御発振器８６をオフさ
せ、発振器８７をオンさせる。また図８に示すように、
スイッチ８３を接点ａ側に、スイッチ８８を接点ｂ側
に、スイッチ９０を接点ａ側に、スイッチ９２を接点ｂ
側にそれぞれ切り換える。発振器８７より出力された基
準クロックがスイッチ９０の接点ａを介して分周器９１
に供給される。分周器９１は、この基準クロックを分周
してシステムクロックを含む各種のクロックを生成し、
マイクロコンピュータ９５乃至Ｄ／Ａコンバータ９９に
出力する。
【００５０】またこのとき、分周器９１が生成するＰＬ
Ｌ基準相当クロックがスイッチ９２の接点ｂを介して位
相比較器８４の比較入力として供給される。位相比較器
８４の基準入力としては、ＰＬＬ基準信号生成回路８１
の出力がスイッチ８３の接点ａを介して入力されてい
る。ＰＬＬ基準信号生成回路８１は、受信入力の供給を
受けていないとき、論理ＬまたはＨに固定された信号を
出力する。これにより、位相比較器８４は電圧制御発振
器８６の発振周波数を下げる方向の誤差電圧を発生する
ことになる。いま、電圧制御発振器８６は動作していな
いが、位相比較器８４の出力をこのように電圧制御発振
器８６の周波数を下げる方向に設定しておくことによ
り、後の切換え動作を迅速に行なうことができるように
なる。
Ｌ基準相当クロックがスイッチ９２の接点ｂを介して位
相比較器８４の比較入力として供給される。位相比較器
８４の基準入力としては、ＰＬＬ基準信号生成回路８１
の出力がスイッチ８３の接点ａを介して入力されてい
る。ＰＬＬ基準信号生成回路８１は、受信入力の供給を
受けていないとき、論理ＬまたはＨに固定された信号を
出力する。これにより、位相比較器８４は電圧制御発振
器８６の発振周波数を下げる方向の誤差電圧を発生する
ことになる。いま、電圧制御発振器８６は動作していな
いが、位相比較器８４の出力をこのように電圧制御発振
器８６の周波数を下げる方向に設定しておくことによ
り、後の切換え動作を迅速に行なうことができるように
なる。
【００５１】次に操作部９３を操作して、コントローラ
９４に受信モードへの切換えを指令すると、コントロー
ラ９４は電圧制御発振器８６をオンさせる。また、図８
に示すように、スイッチ８３，８８，９０，９２をそれ
ぞれ接点ｂ，ｂ，ａ，ａ側に切り換える。これにより、
分周器９１が発振器８７の出力する基準クロックに同期
して生成したＰＬＬ基準相当クロックが、スイッチ８３
の接点ｂを介して位相比較器８４に基準入力として供給
される。また位相比較器８４の比較入力には、電圧制御
発振器８６が出力したクロックを分周器８９で分周した
ＰＬＬ基準相当クロックが、スイッチ９２の接点ａを介
して供給される。即ち、これにより、ＰＬＬが発振器８
７が出力する基準クロックに一旦ロックされることにな
る。
９４に受信モードへの切換えを指令すると、コントロー
ラ９４は電圧制御発振器８６をオンさせる。また、図８
に示すように、スイッチ８３，８８，９０，９２をそれ
ぞれ接点ｂ，ｂ，ａ，ａ側に切り換える。これにより、
分周器９１が発振器８７の出力する基準クロックに同期
して生成したＰＬＬ基準相当クロックが、スイッチ８３
の接点ｂを介して位相比較器８４に基準入力として供給
される。また位相比較器８４の比較入力には、電圧制御
発振器８６が出力したクロックを分周器８９で分周した
ＰＬＬ基準相当クロックが、スイッチ９２の接点ａを介
して供給される。即ち、これにより、ＰＬＬが発振器８
７が出力する基準クロックに一旦ロックされることにな
る。
【００５２】次に、コントローラ９４はスイッチ８３，
８８，９０，９２を図８に示すように、接点ｃ，ａ，
ｂ，ｂにそれぞれ切り換える。即ち、位相比較器８４の
基準入力と比較入力には、それぞれ直前の状態における
場合と同様に、発振器８７が出力する基準クロックに同
期した信号と、電圧制御発振器８６が生成したクロック
に同期したクロックが供給されているのであるが、ＰＬ
Ｌの経路に内蔵される分周器が分周器８９から分周器９
１に切り換えられる。これにより、分周器９１が生成す
る各種のクロックが、それまで発振器８７より直接供給
されていた基準クロックに同期して生成されていたもの
が、ＰＬＬにより生成されるクロックに同期するように
切り換えられるのである。
８８，９０，９２を図８に示すように、接点ｃ，ａ，
ｂ，ｂにそれぞれ切り換える。即ち、位相比較器８４の
基準入力と比較入力には、それぞれ直前の状態における
場合と同様に、発振器８７が出力する基準クロックに同
期した信号と、電圧制御発振器８６が生成したクロック
に同期したクロックが供給されているのであるが、ＰＬ
Ｌの経路に内蔵される分周器が分周器８９から分周器９
１に切り換えられる。これにより、分周器９１が生成す
る各種のクロックが、それまで発振器８７より直接供給
されていた基準クロックに同期して生成されていたもの
が、ＰＬＬにより生成されるクロックに同期するように
切り換えられるのである。
【００５３】次に、コントローラ９４は、スイッチ８
３，８８，９０，９２をそれぞれ接点ａ，ａ，ｂ，ｂに
それぞれ切り換える（図８参照）。これにより、位相比
較器８４の比較入力には、電圧制御発振器８６の出力を
分周器９１で分周したクロックがそのまま供給される
が、その基準入力にはスイッチ８３の接点ａを介して、
生成回路８１により生成された生成クロックが供給され
ることになる。生成回路８１は、その内蔵する電圧制御
発振器が受信入力が存在する場合においては、識別回路
８２からの制御信号により動作状態となっている。そし
て、この電圧制御発振器により受信入力に包含されるク
ロック成分に同期した生成クロックが生成される。従っ
て、それまで発振器８７が出力する基準クロックに同期
していたＰＬＬが、この段階で生成回路８１が生成する
生成クロックに同期するように切り換えられるのであ
る。
３，８８，９０，９２をそれぞれ接点ａ，ａ，ｂ，ｂに
それぞれ切り換える（図８参照）。これにより、位相比
較器８４の比較入力には、電圧制御発振器８６の出力を
分周器９１で分周したクロックがそのまま供給される
が、その基準入力にはスイッチ８３の接点ａを介して、
生成回路８１により生成された生成クロックが供給され
ることになる。生成回路８１は、その内蔵する電圧制御
発振器が受信入力が存在する場合においては、識別回路
８２からの制御信号により動作状態となっている。そし
て、この電圧制御発振器により受信入力に包含されるク
ロック成分に同期した生成クロックが生成される。従っ
て、それまで発振器８７が出力する基準クロックに同期
していたＰＬＬが、この段階で生成回路８１が生成する
生成クロックに同期するように切り換えられるのであ
る。
【００５４】以上の動作をまとめると、発振器８７が出
力する基準クロックに同期して各種クロックを生成して
いた分周器９１は、同期すべきクロックをいきなり生成
回路８１が出力する生成クロックに切り換えるのではな
く、最初にＰＬＬを発振器８７が出力する基準クロック
に同期させる。ＰＬＬが基準クロックに同期した後、分
周器９１をＰＬＬ内に挿入させる。その後、ＰＬＬの基
準入力を基準クロックに同期した信号から、生成回路８
１により生成された生成クロックに切り換える。従っ
て、切換え動作が滑らかに行なわれ、分周器９１が生成
するシステムクロックを含む各種のクロックが切換え時
に急激に変化するようなことが防止される。
力する基準クロックに同期して各種クロックを生成して
いた分周器９１は、同期すべきクロックをいきなり生成
回路８１が出力する生成クロックに切り換えるのではな
く、最初にＰＬＬを発振器８７が出力する基準クロック
に同期させる。ＰＬＬが基準クロックに同期した後、分
周器９１をＰＬＬ内に挿入させる。その後、ＰＬＬの基
準入力を基準クロックに同期した信号から、生成回路８
１により生成された生成クロックに切り換える。従っ
て、切換え動作が滑らかに行なわれ、分周器９１が生成
するシステムクロックを含む各種のクロックが切換え時
に急激に変化するようなことが防止される。
【００５５】尚、スイッチ８３は、モード切換え時に接
点ｃ側に切り換えられるばかりでなく、受信信号が異常
である場合においても接点ｃ側に切り換えられる。
点ｃ側に切り換えられるばかりでなく、受信信号が異常
である場合においても接点ｃ側に切り換えられる。
【００５６】図９は、本発明のＰＬＬ回路の第５の実施
例の構成を示している。この実施例においては、位相比
較器１３２、位相補償回路１３３、電圧制御発振器１３
４、分周器１３５によりＰＬＬが構成されている。位相
比較器１３２の基準入力には、ＰＬＬ基準信号生成回路
１３１が外部より入力されたオーディオ変調信号から分
離したクロック成分が供給されている。また、このオー
ディオ信号はデコーダ１３６に供給され、そこでデコー
ドされた後、Ｄ／Ａコンバータ１３９に供給されてい
る。Ｄ／Ａコンバータ１３９でＤ／Ａ変換されたオーデ
ィオ信号は、ミュート付増幅器１４０を介して図示せぬ
スピーカなどに出力されるようになされている。
例の構成を示している。この実施例においては、位相比
較器１３２、位相補償回路１３３、電圧制御発振器１３
４、分周器１３５によりＰＬＬが構成されている。位相
比較器１３２の基準入力には、ＰＬＬ基準信号生成回路
１３１が外部より入力されたオーディオ変調信号から分
離したクロック成分が供給されている。また、このオー
ディオ信号はデコーダ１３６に供給され、そこでデコー
ドされた後、Ｄ／Ａコンバータ１３９に供給されてい
る。Ｄ／Ａコンバータ１３９でＤ／Ａ変換されたオーデ
ィオ信号は、ミュート付増幅器１４０を介して図示せぬ
スピーカなどに出力されるようになされている。
【００５７】分周器１３５は、位相比較器１３２の比較
入力を生成するだけでなく、各種のクロックを生成し、
位相誤差検出器１３７、モノマルチバイブレータ１３８
などに供給している。位相誤差検出器１３７は、ＰＬＬ
基準信号生成回路１３１が出力する生成クロックと、分
周器１３５が位相比較器１３２に供給する比較入力との
位相誤差を検出し、その検出結果に対応してモノマルチ
バイブレータ１３８を制御するようになされている。モ
ノマルチバイブレータ１３８は、位相誤差検出器１３７
の出力に対応して、位相比較器１３２とミュート付増幅
器１４０を制御するようになされている。
入力を生成するだけでなく、各種のクロックを生成し、
位相誤差検出器１３７、モノマルチバイブレータ１３８
などに供給している。位相誤差検出器１３７は、ＰＬＬ
基準信号生成回路１３１が出力する生成クロックと、分
周器１３５が位相比較器１３２に供給する比較入力との
位相誤差を検出し、その検出結果に対応してモノマルチ
バイブレータ１３８を制御するようになされている。モ
ノマルチバイブレータ１３８は、位相誤差検出器１３７
の出力に対応して、位相比較器１３２とミュート付増幅
器１４０を制御するようになされている。
【００５８】位相比較器１３２は、Ｄ型フリップフロッ
プ１５１，１５２と、ナンド回路１５３と、ＰＭＯＳ型
のＦＥＴ１５５、ＮＭＯＳ型のＦＥＴ１５６、およびア
ンド回路１５４により構成されている。また、位相補償
回路１３３は、抵抗１６１，１６２，１６６、コンデン
サ１６３，１６５、差動増幅器１６４により構成されて
いる。この位相補償回路１３３の基本的構成は、図１や
図３に示した場合と同様である。
プ１５１，１５２と、ナンド回路１５３と、ＰＭＯＳ型
のＦＥＴ１５５、ＮＭＯＳ型のＦＥＴ１５６、およびア
ンド回路１５４により構成されている。また、位相補償
回路１３３は、抵抗１６１，１６２，１６６、コンデン
サ１６３，１６５、差動増幅器１６４により構成されて
いる。この位相補償回路１３３の基本的構成は、図１や
図３に示した場合と同様である。
【００５９】次に、その動作について説明する。ＰＬＬ
基準信号生成回路１３１は、入力されるオーディオ信号
からクロック成分を分離し、位相比較器１３２のフリッ
プフロップ１５１のクロック端子に供給している。位相
比較器１３２のフリップフロップ１５２のクロック端子
には、分周器１３５より出力されたクロックが比較入力
として供給されている。そして、フリップフロップ１５
１と１５２のＱ出力がナンド回路１５３に供給され、ナ
ンド回路１５３の出力がアンド回路１５４を介してフリ
ップフロップ１５１と１５２のクリア端子に供給されて
いる。
基準信号生成回路１３１は、入力されるオーディオ信号
からクロック成分を分離し、位相比較器１３２のフリッ
プフロップ１５１のクロック端子に供給している。位相
比較器１３２のフリップフロップ１５２のクロック端子
には、分周器１３５より出力されたクロックが比較入力
として供給されている。そして、フリップフロップ１５
１と１５２のＱ出力がナンド回路１５３に供給され、ナ
ンド回路１５３の出力がアンド回路１５４を介してフリ
ップフロップ１５１と１５２のクリア端子に供給されて
いる。
【００６０】正常状態において、アンド回路１５４の他
方の入力端子にはモノマルチバイブレータ１３８より論
理Ｈが入力されている。従って、ナンド回路１５３の出
力はそのままフリップフロップ１５１，１５２に供給さ
れることになる。そしてフリップフロップ１５１のＱＥ
端子の出力がＰ型のＦＥＴ１５５のゲートに供給され、
フリップフロップ１５２のＱ端子の出力がＮ型のＦＥＴ
１５６のゲートに供給されている。従って、上述した場
合と同様にして、位相比較器１３２から基準入力と比較
入力との位相誤差に対応する信号が出力されることにな
る。
方の入力端子にはモノマルチバイブレータ１３８より論
理Ｈが入力されている。従って、ナンド回路１５３の出
力はそのままフリップフロップ１５１，１５２に供給さ
れることになる。そしてフリップフロップ１５１のＱＥ
端子の出力がＰ型のＦＥＴ１５５のゲートに供給され、
フリップフロップ１５２のＱ端子の出力がＮ型のＦＥＴ
１５６のゲートに供給されている。従って、上述した場
合と同様にして、位相比較器１３２から基準入力と比較
入力との位相誤差に対応する信号が出力されることにな
る。
【００６１】そして、その位相誤差は位相補償回路１３
３により位相補償された後、電圧制御発振器１３４に供
給される。電圧制御発振器１３４は、位相補償回路１３
３より供給された電圧に対応する周波数のクロックを発
生する。このクロックは分周器１３５に供給され、分周
される。分周器１３５により分周されたクロックが比較
入力として位相比較器１３２のフリップフロップ１５２
のクロック端子に供給されている。このようにして、電
圧制御発振器１３４はオーディオ信号中に包含されるク
ロック成分に同期したクロックを生成することになる。
３により位相補償された後、電圧制御発振器１３４に供
給される。電圧制御発振器１３４は、位相補償回路１３
３より供給された電圧に対応する周波数のクロックを発
生する。このクロックは分周器１３５に供給され、分周
される。分周器１３５により分周されたクロックが比較
入力として位相比較器１３２のフリップフロップ１５２
のクロック端子に供給されている。このようにして、電
圧制御発振器１３４はオーディオ信号中に包含されるク
ロック成分に同期したクロックを生成することになる。
【００６２】デコーダ１３６は、入力されたオーディオ
信号をデコードし、Ｄ／Ａコンバータ１３９に出力す
る。Ｄ／Ａコンバータ１３９はデコーダ１３６より入力
されたオーディオデータを電圧制御発振器１３４より供
給されたクロックに同期してＤ／Ａ変換し、ミュート付
増幅器１４０を介して出力する。
信号をデコードし、Ｄ／Ａコンバータ１３９に出力す
る。Ｄ／Ａコンバータ１３９はデコーダ１３６より入力
されたオーディオデータを電圧制御発振器１３４より供
給されたクロックに同期してＤ／Ａ変換し、ミュート付
増幅器１４０を介して出力する。
【００６３】位相誤差検出器１３７は生成回路１３１が
出力する生成クロックと、分周器１３５が出力する比較
入力クロックとの位相誤差を検出し、その位相誤差を所
定の基準値と比較する。この位相誤差が所定の基準値よ
り大きいとき、位相誤差検出器１３７はモノマルチバイ
ブレータ１３８を制御し、一定の期間論理Ｌのパルスを
出力させる。位相比較器１３２のアンド回路１５４はモ
ノマルチバイブレータ１３８より論理Ｌのパルスが供給
されると、その出力を論理Ｌに反転する。その結果、フ
リップフロップ１５１，１５２がクリアされ、ＦＥＴ１
５５，１５６がオフとなって、ハイインピーダンス状態
になる。その結果、位相補償回路１３３はその直前の状
態を保持することになる。これにより電圧制御発振器１
３４の発振周波数が所定の値に保持されることになる。
従って、分周器１３５より出力される各種クロックの周
波数が急に異常値に変動することが防止される。
出力する生成クロックと、分周器１３５が出力する比較
入力クロックとの位相誤差を検出し、その位相誤差を所
定の基準値と比較する。この位相誤差が所定の基準値よ
り大きいとき、位相誤差検出器１３７はモノマルチバイ
ブレータ１３８を制御し、一定の期間論理Ｌのパルスを
出力させる。位相比較器１３２のアンド回路１５４はモ
ノマルチバイブレータ１３８より論理Ｌのパルスが供給
されると、その出力を論理Ｌに反転する。その結果、フ
リップフロップ１５１，１５２がクリアされ、ＦＥＴ１
５５，１５６がオフとなって、ハイインピーダンス状態
になる。その結果、位相補償回路１３３はその直前の状
態を保持することになる。これにより電圧制御発振器１
３４の発振周波数が所定の値に保持されることになる。
従って、分周器１３５より出力される各種クロックの周
波数が急に異常値に変動することが防止される。
【００６４】さらに、モノマルチバイブレータ１３８は
位相誤差検出器１３７の出力に対応してミュート付増幅
器１４０を制御し、オーディオ信号を一定の期間ミュー
トさせる。これにより、Ｄ／Ａコンバータ１３９に入力
されるクロックが急激に変化することによりノイズの発
生されるようなことが防止されることになる。このこと
は、Ｄ／Ａコンバータ１３９として１ビットＤ／Ａコン
バータを用いた場合に特に効果がある。
位相誤差検出器１３７の出力に対応してミュート付増幅
器１４０を制御し、オーディオ信号を一定の期間ミュー
トさせる。これにより、Ｄ／Ａコンバータ１３９に入力
されるクロックが急激に変化することによりノイズの発
生されるようなことが防止されることになる。このこと
は、Ｄ／Ａコンバータ１３９として１ビットＤ／Ａコン
バータを用いた場合に特に効果がある。
【００６５】
【発明の効果】以上の如く請求項１に記載のＰＬＬ回路
によれば、出力手段と位相比較手段との間に接続手段を
制御する制御手段を配置するようにしたので、構成が複
雑になったり、コスト高となることが防止される。ま
た、ノイズが飛び付くようなことが軽減される。
によれば、出力手段と位相比較手段との間に接続手段を
制御する制御手段を配置するようにしたので、構成が複
雑になったり、コスト高となることが防止される。ま
た、ノイズが飛び付くようなことが軽減される。
【００６６】請求項２に記載のＰＬＬ回路によれば、位
相比較手段の出力に不感帯を付与するようにしたので、
位相誤差の大きさに対応して異なる特性を連続的に設定
することができ、構成が簡略化され、低コスト化が容易
となる。
相比較手段の出力に不感帯を付与するようにしたので、
位相誤差の大きさに対応して異なる特性を連続的に設定
することができ、構成が簡略化され、低コスト化が容易
となる。
【００６７】請求項３に記載のＰＬＬ回路によれば、生
成クロックに同期したクロックを生成する場合も、基準
クロックに同期したクロックを生成する場合も、ＰＬＬ
を用いるようにしたので、切換え時における急激なクロ
ックの周波数の変化が防止される。
成クロックに同期したクロックを生成する場合も、基準
クロックに同期したクロックを生成する場合も、ＰＬＬ
を用いるようにしたので、切換え時における急激なクロ
ックの周波数の変化が防止される。
【００６８】請求項４に記載のＰＬＬ回路によれば、シ
ステムクロックを基準クロックに同期した状態から生成
クロックに同期した状態に切り換える場合、発振クロッ
クを基準クロックに一旦同期させた後、生成クロックに
同期させるようにしたので、切換え時におけるクロック
の周波数の急激な変化が防止される。
ステムクロックを基準クロックに同期した状態から生成
クロックに同期した状態に切り換える場合、発振クロッ
クを基準クロックに一旦同期させた後、生成クロックに
同期させるようにしたので、切換え時におけるクロック
の周波数の急激な変化が防止される。
【００６９】請求項５に記載のＰＬＬ回路によれば、位
相誤差の大きさに対応して位相比較手段を開放させるよ
うにしたので、位相誤差が急激に大きくなったとき発振
周波数が異常に変化することが防止される。
相誤差の大きさに対応して位相比較手段を開放させるよ
うにしたので、位相誤差が急激に大きくなったとき発振
周波数が異常に変化することが防止される。
【００７０】さらに請求項６に記載のＰＬＬ回路によれ
ば、位相誤差が大きく変化したとき、信号をミュートす
るようにしたので、異常音の発生が防止される。
ば、位相誤差が大きく変化したとき、信号をミュートす
るようにしたので、異常音の発生が防止される。
【図１】本発明のＰＬＬ回路の第１の実施例の構成を示
すブロック図である。
すブロック図である。
【図２】図１の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図３】本発明のＰＬＬ回路の第２の実施例の構成を示
すブロック図である。
すブロック図である。
【図４】図３の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図５】図３の実施例の特性を説明する図である。
【図６】本発明のＰＬＬ回路の第３の実施例の構成を示
すブロック図である。
すブロック図である。
【図７】本発明のＰＬＬ回路の第４の実施例の構成を示
すブロック図である。
すブロック図である。
【図８】図７の実施例のスイッチの切換え動作を説明す
る図である。
る図である。
【図９】本発明のＰＬＬ回路の第５の実施例の構成を示
すブロック図である。
すブロック図である。
【図１０】従来のＰＬＬ回路の一例の構成を示すブロッ
ク図である。
ク図である。
【図１１】図１０の例の動作を説明するタイミングチャ
ートである。
ートである。
【図１２】図１０の例の特性を説明する図である。
１ 位相比較器 ２ 位相補償回路 ３ 電圧制御発振器 ４ 分周器 ５ 位相誤差検出回路 ３１ 位相比較器 ３２ 接続回路 ３３ 位相補償回路 ３４ 電圧制御発振器 ３５ 分周器
Claims (6)
- 【請求項１】 基準入力と比較入力の位相を比較する位
相比較手段と、 選択的に信号経路中に接続される接続素子を含む接続手
段と、 前記位相比較手段の出力を前記接続手段に出力する出力
手段と、 前記出力手段と位相比較手段との間に配置され、前記出
力手段を制御し、その前記接続素子への接続状態を制御
する制御手段とを備えることを特徴とするＰＬＬ回路。 - 【請求項２】 基準入力と比較入力の位相を比較する位
相比較手段と、 前記位相比較手段が出力する位相誤差に不感帯を付与す
る不感帯付与手段と、 前記不感帯付与手段の出力に対応して駆動される出力手
段と、 前記出力手段により選択的に信号経路中に接続される接
続素子を含む接続手段とを備えることを特徴とするＰＬ
Ｌ回路。 - 【請求項３】 所定の基準クロックを発生する基準クロ
ック発生手段と、 入力される信号に同期した生成クロックを生成する生成
クロック発生手段と、 前記基準クロックまたは生成クロックの一方を選択する
選択手段と、 前記選択手段により選択されたクロックと分周クロック
の位相を比較する位相比較手段と、 前記位相比較手段の出力の位相を補償する位相補償手段
と、 前記位相補償手段の出力に対応する発振クロックを発生
する発振手段と、 前記発振手段の出力する発振クロックを分周して前記分
周クロックを発生するとともに、各種のクロックを生成
する分周手段とを備えることを特徴とするＰＬＬ回路。 - 【請求項４】 所定の基準クロックを発生する基準クロ
ック発生手段と、 入力される信号に同期した生成クロックを生成する生成
クロック発生手段と、 前記基準クロックまたは生成クロックの一方と分周クロ
ックの位相を比較する位相比較手段と、 前記位相比較手段の出力の位相を補償する位相補償手段
と、 前記位相補償手段の出力に対応する発振クロックを発生
する発振手段と、 前記発振手段の出力する発振クロックを分周して前記分
周クロックを発生するＰＬＬ分周手段と、 前記基準クロックまたは発振クロックを分周してシステ
ムクロックを生成するシステム分周手段と、 前記システムクロックを、前記基準クロックに同期した
状態から前記生成クロックに同期した状態に切換える場
合、前記発振クロックを前記基準クロックに一旦同期さ
せた後、前記生成クロックに同期させる同期制御手段と
を備えることを特徴とするＰＬＬ回路。 - 【請求項５】 入力信号に同期した生成クロックを生成
する生成クロック発生手段と、 前記生成クロックと分周クロックの位相を比較する位相
比較手段と、 前記位相比較手段の出力の位相を補償する位相補償手段
と、 前記位相補償手段の出力に対応する発振クロックを発生
する発振手段と、 前記発振手段の出力する発振クロックを分周して前記分
周クロックを発生する分周手段と、 前記生成クロックと分周クロックの位相誤差の大きさを
検出する検出手段と、 前記検出手段の出力に対応して前記位相比較手段の出力
を開放させる制御手段とを備えることを特徴とするＰＬ
Ｌ回路。 - 【請求項６】 前記検出手段の出力に対応して前記入力
信号をミュートするミュート手段をさらに備えることを
特徴とする請求項５に記載のＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32133191A JP3208736B2 (ja) | 1991-11-08 | 1991-11-08 | Ｐｌｌ回路 |
| US07/973,109 US5386437A (en) | 1991-11-08 | 1992-11-06 | Phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32133191A JP3208736B2 (ja) | 1991-11-08 | 1991-11-08 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129946A true JPH05129946A (ja) | 1993-05-25 |
| JP3208736B2 JP3208736B2 (ja) | 2001-09-17 |
Family
ID=18131400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32133191A Expired - Fee Related JP3208736B2 (ja) | 1991-11-08 | 1991-11-08 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5386437A (ja) |
| JP (1) | JP3208736B2 (ja) |
Cited By (3)
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| EP0695038A1 (en) * | 1994-07-28 | 1996-01-31 | Thomson Consumer Electronics, Inc. | Fast acting control system |
| JP2005294981A (ja) * | 2004-03-31 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
| JP2017518685A (ja) * | 2014-04-30 | 2017-07-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 低雑音位相ロックループ |
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| US5744983A (en) * | 1995-05-03 | 1998-04-28 | Intel Corporation | Phase detector with edge-sensitive enable and disable |
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-
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1992
- 1992-11-06 US US07/973,109 patent/US5386437A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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| JP3208736B2 (ja) | 2001-09-17 |
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