JP2004289557A - Ｐｌｌ回路及びそれを備えたｄｖｄレコーダ - Google Patents
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Abstract
【課題】ＰＬＬ回路において引き込み状態に応じてループフィルタの利得を適切に制御することにより、引き込み時間の短縮を図る。
【解決手段】入力された基準クロック信号ＦＩＮ＋と帰還クロック信号ＦＩＮ−との位相差を求める位相比較器１１と、位相差を平滑化して制御電圧を出力する低周波濾波器１２と、制御電圧に応じた周波数の出力クロック信号ＦＯＵＴを発生する電圧制御発振器１３と、出力クロック信号ＦＯＵＴを分周して帰還クロック信号ＦＩＮ−を出力する分周器１４とを備えたＰＬＬ回路において、位相比較器１１により求められた位相差の収束速度に応じてループフィルタ手段の利得を制御する利得制御器１５をさらに備える。これにより、ＰＬＬの引き込み状態に応じてループフィルタ手段の利得を適切に制御することができ、引き込み時間の短縮を図ることができる。
【選択図】 図２
【解決手段】入力された基準クロック信号ＦＩＮ＋と帰還クロック信号ＦＩＮ−との位相差を求める位相比較器１１と、位相差を平滑化して制御電圧を出力する低周波濾波器１２と、制御電圧に応じた周波数の出力クロック信号ＦＯＵＴを発生する電圧制御発振器１３と、出力クロック信号ＦＯＵＴを分周して帰還クロック信号ＦＩＮ−を出力する分周器１４とを備えたＰＬＬ回路において、位相比較器１１により求められた位相差の収束速度に応じてループフィルタ手段の利得を制御する利得制御器１５をさらに備える。これにより、ＰＬＬの引き込み状態に応じてループフィルタ手段の利得を適切に制御することができ、引き込み時間の短縮を図ることができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路の改良技術及びそれを備えたＤＶＤレコーダに関するものである。
【０００２】
【従来の技術】
従来から、データ伝送におけるジッタの影響を抑えてデータ伝送の品質を向上し、同期能力を高める手段としてＰＬＬ回路が使用されている。ＰＬＬ回路は外部から入力された基準クロック信号と回路内の発振器で生成された出力クロック信号の位相を一致させることにより、基準クロック信号に同期した出力クロック信号を得るものである。データ送信におけるＰＬＬ回路の重要な特性の一つとして、基準クロック信号が入力され同期が取れていない状態から同期するまでの引き込み時間の長さが挙げられる。ＰＬＬ回路は位相比較器と、ループフィルタと、電圧制御発振器を基本的な構成要素とするが、かかるＰＬＬ回路では引き込み時間の短縮が十分ではなかった。
【０００３】
そのため、上述した課題を解決するための種々の工夫がなされている。例えば、基準クロック信号と出力クロック信号の位相差の変化がジッタによるものか、出力クロック信号の周波数の変化によるものなのかを判定し、各場合に応じてループフィルタの利得を制御する装置（例えば、特許文献１参照）や、上記基本的なＰＬＬ回路の構成に加え、入力された基準クロック信号と出力クロック信号の周波数を比較する周波数比較器を備え、その周波数の差に応じて周波数比較器の利得を変化させる装置が知られている（例えば、特許文献２参照）。また、ループフィルタ等における位相補正量をフィールドバックループでのディレイと位相比較間隔との比に応じて調整することにより、フィールドバックループでのディレイを原因とするジッタを抑制して特性の最適化を図るＰＬＬ回路が知られている（例えば、特許文献３参照）。
【０００４】
【特許文献１】
特開２０００−１９６４４６号公報
【特許文献２】
特開２００１−２７４６８３号公報
【特許文献３】
特開２００２−１４１７９８号公報
【０００５】
【発明が解決しようとする課題】
ところが、特許文献１に示される装置においては、基準クロック信号と出力クロック信号の位相差の変化がジッタによるものか、出力クロック信号の周波数の変化によるものなのかを判定し、各場合に応じてループフィルタの利得を制御しているが、これらの信号の位相差・周波数差に応じてループフィルタの利得を制御しておらず、引き込み時間の短縮が十分とはいえない。特許文献２に示される装置においては、基準クロック信号と出力クロック信号の周波数差に応じて周波数比較器の利得を制御しているが、位相差による利得の制御は行っておらず、引き込み時間の短縮が十分とはいえない。また、特許文献３に示されるＰＬＬ回路においてはフィールドバックループでのディレイを原因とするジッタを抑制することを目的とするものであり、引き込み状態に応じてループフィルタ等の特性を変更して引き込み時間の短縮を図るものではない。
【０００６】
本発明は、上述した問題点を解決するためになされたものであり、位相差の収束速度に応じてループフィルタ手段の利得を変化させることにより、引き込み時間の短縮を図ったＰＬＬ回路及びそれを備えたＤＶＤレコーダを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために請求項１の発明は、入力された基準クロック信号と帰還クロック信号との位相差を求める位相比較手段と、前記位相差を平滑化して制御電圧を出力するループフィルタ手段と、前記制御電圧に応じた周波数の出力クロック信号を発生する電圧制御発振手段と、前記出力クロック信号を分周して前記帰還クロック信号を出力する分周手段とを備えたＰＬＬ回路において、前記位相比較手段により求められた位相差を記憶する位相差記憶手段と、前記位相差記憶手段により記憶された位相差を読み出し、
引き込み速度＝（現在の位相差−前回の位相差）／位相比較間隔
の演算式に基づいて引き込み速度を演算する引き込み速度演算手段と、前記引き込み速度演算手段により得られた引き込み速度から前記ループフィルタ手段の利得を制御するためのパラメータを決定し、記憶するパラメータ設定手段と、前記パラメータ設定手段により設定されたパラメータに基づき前記ループフィルタ手段の利得を制御する利得制御手段とを備えたものである。
【０００８】
この構成においては、位相比較器から出力された位相差はＰＬＬ回路内に記憶され、記憶された位相差から、上記演算式に基づいて引き込み速度（収束速度）が演算され、この演算された引き込み速度に応じてループフィルタの利得の増減を制御するための利得増減パラメータが、例えば、経験的に作成されたパラメータの一覧などを参照することで決定される。こうして、動的に利得増減パラメータが決定され、これに基づいてループフィルタの利得が制御される。その結果、ループフィルタの利得を引き込み状態に応じて適切に設定することができる。
【０００９】
請求項２の発明は、入力された基準クロック信号と帰還クロック信号との位相差を求める位相比較手段と、前記位相差を平滑化して制御電圧を出力するループフィルタ手段と、前記制御電圧に応じた周波数の出力クロック信号を発生する電圧制御発振手段と、前記出力クロック信号を分周して前記帰還クロック信号を出力する分周手段とを備えたＰＬＬ回路において、前記位相比較手段により求められた位相差の値に応じて前記ループフィルタ手段の利得を制御するためのパラメータを決定し、記憶するパラメータ設定手段と、前記パラメータ設定手段により設定されたパラメータに基づき前記ループフィルタ手段の利得を制御する利得制御手段とを備えたものである。
【００１０】
この構成においては、位相比較器から出力された位相差はＰＬＬ回路内に記憶され、記憶された位相差に応じて利得増減パラメータが決定され、決定された利得増減パラメータに基づいてループフィルタの利得が制御される。これにより、ループフィルタの利得を引き込み状態に応じて適切に設定することができる。
【００１１】
請求項３の発明は、請求項１又は請求項２記載のＰＬＬ回路を備え、さらに、デジタルビデオカメラからＡＶ信号及び同期信号をＩＥＥＥ１３９４インタフェースを介して入力する信号入力手段と、前記入力された信号を各ストリーム部分に分離するストリーム制御手段と、前記入力手段により入力された信号の中から前記ＰＬＬ回路により同期信号を抽出する同期信号抽出手段と、前記入力されたＡＶ信号を記録／再生するために、前記同期信号抽出手段により抽出された同期信号に基づきそのＡＶ信号を処理するＡＶ信号処理手段と、前記ＡＶ信号処理手段からのＡＶ信号をＤＶＤに記録すると共に、記録されたＡＶ信号を再生出力するＤＶＤ記録／再生手段とを備えたものである。
【００１２】
この構成においては、デジタルビデオカメラから出力されたＡＶ信号をＩＥＥＥ１３９４インタフェースを介してＤＶＤレコーダに取り込む際に、入力信号の同期を請求項１又は請求項２に記載されたＰＬＬ回路によって行うので、ＰＬＬの引き込み状態に応じてループフィルタの利得が適切に設定される。
【００１３】
【発明の実施の形態】
（実施形態１）
本発明の一実施形態によるＰＬＬ回路及びそれを備えたＤＶＤレコーダについて図面を参照して説明する。図１は本ＰＬＬ回路が搭載されたＤＶＤレコーダのブロック構成を示している。ＤＶＤレコーダ１はＤＶ（デジタルビデオカメラ）７からケーブルを介して映像・音声信号（ＡＶ信号）及び同期信号を入力するＩＥＥＥ１３９４インタフェース（信号入力手段）２と、入力された信号を各ストリーム部分に分離するストリーム制御部（ストリーム制御手段）３と、入力された信号の中から同期信号を抽出するＰＬＬ回路（同期信号抽出手段）４と、同期信号に基づきＤＶ７から入力されたＡＶ信号を処理するＡＶ信号処理部（ＡＶ信号処理手段）５と、ＤＶＤに記憶されたＡＶ信号を再生又は入力されたＡＶ信号を記録するＤＶＤ記録／再生部（ＤＶＤ記録／再生手段）６によって構成されており、ＤＶ７から入力されたＡＶ信号又はＤＶＤに記憶されたＡＶ信号を再生し、ＩＥＥＥ１３９４インタフェース２を通じて入力されたＡＶ信号をＤＶＤに記録するＡＶ機器である。
【００１４】
図２はＰＬＬ回路のブロック構成を示している。ＰＬＬ回路４は位相比較器（位相比較手段）１１と、ループフィルタとして例えば低周波濾波器（ループフィルタ手段）１２と、電圧制御発振器（電圧制御発振手段）１３と、Ｎ分周期（分周手段）１４と、利得制御器１５によって構成されており、ＤＶ７から入力された基準クロック信号ＦＩＮ＋に同期した出力クロック信号ＦＯＵＴを得るものである。位相比較器１１はＤＶ７から入力された基準クロック信号ＦＩＮ＋と、Ｎ分周期１４から出力される帰還クロック信号ＦＩＮ−との位相を比較して、その位相差を求め低周波濾波器１２及び利得制御器１５に出力する。低周波濾波器１２は入力された位相差を平滑化して制御電圧を生成し、電圧制御発振器１３に出力する。電圧制御発振器１３は、入力された制御電圧に応じた周波数の出力クロック信号ＦＯＵＴを発生し、ＡＶ信号処理部５及びＮ分周期１４に出力する。Ｎ分周期１４は出力クロック信号ＦＯＵＴを１／Ｎ分周し、帰還クロック信号ＦＩＮ−を位相比較器１１に出力する。利得制御器１５は入力された位相差に基づき低周波濾波器１２の利得を制御する。
【００１５】
図３は利得制御器１５のブロック構成を示している。利得制御器１５は制御・演算部５１と、レジスタＡ５２及びレジスタＢ５３により構成される。レジスタＡ５２は利得制御器１５に位相差が入力されると、その位相差を記憶する（位相差記憶手段）。制御・演算部５１は、レジスタＡ５２に記憶された位相差に基づき引き込み速度を演算する（引き込み速度演算手段）。そして、得られた引き込み速度に基づいて利得増減パラメータを決定し、レジスタＢ５３に出力する（パラメータ設定手段）。制御・演算部５１はレジスタＢ５３に記憶された利得増減パラメータに基づき低周波濾波器１２の利得を制御する（利得制御手段）。
【００１６】
次に、低周波濾波器１２の利得を制御する際の利得制御部１５の処理について図４のフローチャートを参照して説明する。利得制御器１５は位相比較器１１から位相の比較結果が入力されると（＃１）、その位相差をレジスタＡ５２に記憶する（＃２）。次に、レジスタＡ５２に記憶されている位相差が制御・演算部５１に読み出され、
引き込み速度＝（現在のレジスタＡの値−前回のレジスタＡの値）／位相比較間隔
の演算式で引き込み速度が演算される（＃３）。演算された引き込み速度に応じて、例えば、経験的に作成された引き込み速度と低周波濾波器１２の利得の対応表に基づいて利得増減パラメータが決定され（＃４）、レジスタＢ５３に記憶される（＃５）。そして、制御・演算部５１はレジスタＢ５３に記憶された利得増減パラメータに基づいて、例えば、低周波濾波器１２に設けられた図示せぬ可変抵抗器を制御することにより低周波濾波器１２の時定数をコントロールし、低周波濾波器１２の利得を制御し更新する（＃６）。これら一連の処理を繰り返すことにより、低周波濾波器１２の利得は動的にＰＬＬ回路の引き込み状態に応じて更新されることになる。
【００１７】
上述したＰＬＬ回路４による一連の処理がなされることによりＰＬＬの引き込み時間の短縮が図られ、ＤＶ７から出力された信号がＩＥＥＥ１３９４インタフェース２を介してＤＶＤレコーダ１に取り込まれた場合、ＡＶ信号処理部５は極力短期間に同期信号を得ることができる。ＡＶ信号処理部５は、このようにして得られた同期信号に基づきＡＶ信号を処理することでＤＶＤレコーダ１に入力されたＡＶ信号を本装置に接続されたディスプレイ又はＤＶＤ記録／再生部６に迅速に出力することができる。
【００１８】
なお、本発明は上記実施形態の構成に限られることなく種々の変形が可能である。本ＰＬＬ回路が用いられる装置はＤＶＤレコーダに限られず、引き込み時間の短縮が要求される装置に使用することができる。また、上述のように利得増減パラメータの決定方法は経験的に作成された引き込み速度と低周波濾波器１２の利得の対応表に基づいて行うのではなく、例えば、引き込み速度に対して利得増減パラメータが比例するように決定する他、指数関数的に決定するようにしてもよい。また、低周波濾波器１２の利得の更新は連続的に行う必要はなく、周期的に行ってもよいし、基準クロック信号と帰還クロック信号の位相差から引き込みの状態を判断し、その結果に基づいたタイミングで利得を更新するようにしてもよい。また、本発明に使用される位相比較器は位相周波数比較器でもよく、かかる場合は引き込み速度の演算は基準クロック信号と帰還クロック信号の位相差のみならず周波数の差に基づいて行ってもよい。
【００１９】
【発明の効果】
以上のように請求項１の発明によれば、位相差の収束速度である引き込み速度を演算し、これにより適切な利得増減パラメータを設定し、ループフィルタ手段の利得を制御するようにしたので、ＰＬＬの引き込み状態に応じて適切に引き込み時間の短縮を図ることができる。こうして、利得増減パラメータが動的に設定されるので、ループフィルタ手段の利得をより適切に制御することができ、より引き込み時間の短縮を図ることができる。また、ループフィルタの利得が動的に設定されるので、ＰＬＬ回路の量産による個体の品質差の影響を受けずに上記効果を発揮することができ、ＰＬＬ回路の特性を最適化することができる。
【００２０】
請求項２の発明によれば、基準クロック信号と帰還クロック信号の位相差に応じた適切な利得増減パラメータを得ることにより、ＰＬＬの引き込み状態に応じてループフィルタ手段の利得を適切に設定することができ、引き込み時間の短縮を図ることができる。
【００２１】
請求項３の発明によれば、ＩＥＥＥ１３９４インタフェイスを介したデジタルビデオカメラとＤＶＤレコーダとの間の同期通信において、ＰＬＬの引き込み時間の短縮を図ることができるので、ＡＶ信号のデータ受信から本装置に接続されたディスプレイでの映像・音声出力までに要する時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるＰＬＬ回路を用いたＤＶＤレコーダの構成を示すブロック図。
【図２】本発明の一実施形態によるＰＬＬ回路の構成を示すブロック図。
【図３】同回路の利得制御器の構成を示すブロック図。
【図４】同回路における利得制御器の処理を示すフローチャート。
【符号の説明】
１ ＤＶＤレコーダ
２ ＩＥＥＥ１３９４インタフェース（信号入力手段）
３ ストリーム制御部（ストリーム制御手段）
４ ＰＬＬ回路（同期信号抽出手段）
５ ＡＶ信号処理部（ＡＶ信号処理手段）
６ ＤＶＤ記録／再生部（ＤＶＤ記録／再生手段）
１１ 位相比較器（位相比較手段）
１２ 低周波濾波器（ループフィルタ手段）
１３ 電圧制御発振器（電圧制御発振手段）
１４ Ｎ分周器（分周手段）
１５ 利得制御器
５１ 制御・演算部（引き込み速度演算手段、パラメータ設定手段、利得制御手段）
５２ レジスタＡ（位相差記憶手段）
５３ レジスタＢ（パラメータ設定手段）
【発明の属する技術分野】
本発明は、ＰＬＬ回路の改良技術及びそれを備えたＤＶＤレコーダに関するものである。
【０００２】
【従来の技術】
従来から、データ伝送におけるジッタの影響を抑えてデータ伝送の品質を向上し、同期能力を高める手段としてＰＬＬ回路が使用されている。ＰＬＬ回路は外部から入力された基準クロック信号と回路内の発振器で生成された出力クロック信号の位相を一致させることにより、基準クロック信号に同期した出力クロック信号を得るものである。データ送信におけるＰＬＬ回路の重要な特性の一つとして、基準クロック信号が入力され同期が取れていない状態から同期するまでの引き込み時間の長さが挙げられる。ＰＬＬ回路は位相比較器と、ループフィルタと、電圧制御発振器を基本的な構成要素とするが、かかるＰＬＬ回路では引き込み時間の短縮が十分ではなかった。
【０００３】
そのため、上述した課題を解決するための種々の工夫がなされている。例えば、基準クロック信号と出力クロック信号の位相差の変化がジッタによるものか、出力クロック信号の周波数の変化によるものなのかを判定し、各場合に応じてループフィルタの利得を制御する装置（例えば、特許文献１参照）や、上記基本的なＰＬＬ回路の構成に加え、入力された基準クロック信号と出力クロック信号の周波数を比較する周波数比較器を備え、その周波数の差に応じて周波数比較器の利得を変化させる装置が知られている（例えば、特許文献２参照）。また、ループフィルタ等における位相補正量をフィールドバックループでのディレイと位相比較間隔との比に応じて調整することにより、フィールドバックループでのディレイを原因とするジッタを抑制して特性の最適化を図るＰＬＬ回路が知られている（例えば、特許文献３参照）。
【０００４】
【特許文献１】
特開２０００−１９６４４６号公報
【特許文献２】
特開２００１−２７４６８３号公報
【特許文献３】
特開２００２−１４１７９８号公報
【０００５】
【発明が解決しようとする課題】
ところが、特許文献１に示される装置においては、基準クロック信号と出力クロック信号の位相差の変化がジッタによるものか、出力クロック信号の周波数の変化によるものなのかを判定し、各場合に応じてループフィルタの利得を制御しているが、これらの信号の位相差・周波数差に応じてループフィルタの利得を制御しておらず、引き込み時間の短縮が十分とはいえない。特許文献２に示される装置においては、基準クロック信号と出力クロック信号の周波数差に応じて周波数比較器の利得を制御しているが、位相差による利得の制御は行っておらず、引き込み時間の短縮が十分とはいえない。また、特許文献３に示されるＰＬＬ回路においてはフィールドバックループでのディレイを原因とするジッタを抑制することを目的とするものであり、引き込み状態に応じてループフィルタ等の特性を変更して引き込み時間の短縮を図るものではない。
【０００６】
本発明は、上述した問題点を解決するためになされたものであり、位相差の収束速度に応じてループフィルタ手段の利得を変化させることにより、引き込み時間の短縮を図ったＰＬＬ回路及びそれを備えたＤＶＤレコーダを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために請求項１の発明は、入力された基準クロック信号と帰還クロック信号との位相差を求める位相比較手段と、前記位相差を平滑化して制御電圧を出力するループフィルタ手段と、前記制御電圧に応じた周波数の出力クロック信号を発生する電圧制御発振手段と、前記出力クロック信号を分周して前記帰還クロック信号を出力する分周手段とを備えたＰＬＬ回路において、前記位相比較手段により求められた位相差を記憶する位相差記憶手段と、前記位相差記憶手段により記憶された位相差を読み出し、
引き込み速度＝（現在の位相差−前回の位相差）／位相比較間隔
の演算式に基づいて引き込み速度を演算する引き込み速度演算手段と、前記引き込み速度演算手段により得られた引き込み速度から前記ループフィルタ手段の利得を制御するためのパラメータを決定し、記憶するパラメータ設定手段と、前記パラメータ設定手段により設定されたパラメータに基づき前記ループフィルタ手段の利得を制御する利得制御手段とを備えたものである。
【０００８】
この構成においては、位相比較器から出力された位相差はＰＬＬ回路内に記憶され、記憶された位相差から、上記演算式に基づいて引き込み速度（収束速度）が演算され、この演算された引き込み速度に応じてループフィルタの利得の増減を制御するための利得増減パラメータが、例えば、経験的に作成されたパラメータの一覧などを参照することで決定される。こうして、動的に利得増減パラメータが決定され、これに基づいてループフィルタの利得が制御される。その結果、ループフィルタの利得を引き込み状態に応じて適切に設定することができる。
【０００９】
請求項２の発明は、入力された基準クロック信号と帰還クロック信号との位相差を求める位相比較手段と、前記位相差を平滑化して制御電圧を出力するループフィルタ手段と、前記制御電圧に応じた周波数の出力クロック信号を発生する電圧制御発振手段と、前記出力クロック信号を分周して前記帰還クロック信号を出力する分周手段とを備えたＰＬＬ回路において、前記位相比較手段により求められた位相差の値に応じて前記ループフィルタ手段の利得を制御するためのパラメータを決定し、記憶するパラメータ設定手段と、前記パラメータ設定手段により設定されたパラメータに基づき前記ループフィルタ手段の利得を制御する利得制御手段とを備えたものである。
【００１０】
この構成においては、位相比較器から出力された位相差はＰＬＬ回路内に記憶され、記憶された位相差に応じて利得増減パラメータが決定され、決定された利得増減パラメータに基づいてループフィルタの利得が制御される。これにより、ループフィルタの利得を引き込み状態に応じて適切に設定することができる。
【００１１】
請求項３の発明は、請求項１又は請求項２記載のＰＬＬ回路を備え、さらに、デジタルビデオカメラからＡＶ信号及び同期信号をＩＥＥＥ１３９４インタフェースを介して入力する信号入力手段と、前記入力された信号を各ストリーム部分に分離するストリーム制御手段と、前記入力手段により入力された信号の中から前記ＰＬＬ回路により同期信号を抽出する同期信号抽出手段と、前記入力されたＡＶ信号を記録／再生するために、前記同期信号抽出手段により抽出された同期信号に基づきそのＡＶ信号を処理するＡＶ信号処理手段と、前記ＡＶ信号処理手段からのＡＶ信号をＤＶＤに記録すると共に、記録されたＡＶ信号を再生出力するＤＶＤ記録／再生手段とを備えたものである。
【００１２】
この構成においては、デジタルビデオカメラから出力されたＡＶ信号をＩＥＥＥ１３９４インタフェースを介してＤＶＤレコーダに取り込む際に、入力信号の同期を請求項１又は請求項２に記載されたＰＬＬ回路によって行うので、ＰＬＬの引き込み状態に応じてループフィルタの利得が適切に設定される。
【００１３】
【発明の実施の形態】
（実施形態１）
本発明の一実施形態によるＰＬＬ回路及びそれを備えたＤＶＤレコーダについて図面を参照して説明する。図１は本ＰＬＬ回路が搭載されたＤＶＤレコーダのブロック構成を示している。ＤＶＤレコーダ１はＤＶ（デジタルビデオカメラ）７からケーブルを介して映像・音声信号（ＡＶ信号）及び同期信号を入力するＩＥＥＥ１３９４インタフェース（信号入力手段）２と、入力された信号を各ストリーム部分に分離するストリーム制御部（ストリーム制御手段）３と、入力された信号の中から同期信号を抽出するＰＬＬ回路（同期信号抽出手段）４と、同期信号に基づきＤＶ７から入力されたＡＶ信号を処理するＡＶ信号処理部（ＡＶ信号処理手段）５と、ＤＶＤに記憶されたＡＶ信号を再生又は入力されたＡＶ信号を記録するＤＶＤ記録／再生部（ＤＶＤ記録／再生手段）６によって構成されており、ＤＶ７から入力されたＡＶ信号又はＤＶＤに記憶されたＡＶ信号を再生し、ＩＥＥＥ１３９４インタフェース２を通じて入力されたＡＶ信号をＤＶＤに記録するＡＶ機器である。
【００１４】
図２はＰＬＬ回路のブロック構成を示している。ＰＬＬ回路４は位相比較器（位相比較手段）１１と、ループフィルタとして例えば低周波濾波器（ループフィルタ手段）１２と、電圧制御発振器（電圧制御発振手段）１３と、Ｎ分周期（分周手段）１４と、利得制御器１５によって構成されており、ＤＶ７から入力された基準クロック信号ＦＩＮ＋に同期した出力クロック信号ＦＯＵＴを得るものである。位相比較器１１はＤＶ７から入力された基準クロック信号ＦＩＮ＋と、Ｎ分周期１４から出力される帰還クロック信号ＦＩＮ−との位相を比較して、その位相差を求め低周波濾波器１２及び利得制御器１５に出力する。低周波濾波器１２は入力された位相差を平滑化して制御電圧を生成し、電圧制御発振器１３に出力する。電圧制御発振器１３は、入力された制御電圧に応じた周波数の出力クロック信号ＦＯＵＴを発生し、ＡＶ信号処理部５及びＮ分周期１４に出力する。Ｎ分周期１４は出力クロック信号ＦＯＵＴを１／Ｎ分周し、帰還クロック信号ＦＩＮ−を位相比較器１１に出力する。利得制御器１５は入力された位相差に基づき低周波濾波器１２の利得を制御する。
【００１５】
図３は利得制御器１５のブロック構成を示している。利得制御器１５は制御・演算部５１と、レジスタＡ５２及びレジスタＢ５３により構成される。レジスタＡ５２は利得制御器１５に位相差が入力されると、その位相差を記憶する（位相差記憶手段）。制御・演算部５１は、レジスタＡ５２に記憶された位相差に基づき引き込み速度を演算する（引き込み速度演算手段）。そして、得られた引き込み速度に基づいて利得増減パラメータを決定し、レジスタＢ５３に出力する（パラメータ設定手段）。制御・演算部５１はレジスタＢ５３に記憶された利得増減パラメータに基づき低周波濾波器１２の利得を制御する（利得制御手段）。
【００１６】
次に、低周波濾波器１２の利得を制御する際の利得制御部１５の処理について図４のフローチャートを参照して説明する。利得制御器１５は位相比較器１１から位相の比較結果が入力されると（＃１）、その位相差をレジスタＡ５２に記憶する（＃２）。次に、レジスタＡ５２に記憶されている位相差が制御・演算部５１に読み出され、
引き込み速度＝（現在のレジスタＡの値−前回のレジスタＡの値）／位相比較間隔
の演算式で引き込み速度が演算される（＃３）。演算された引き込み速度に応じて、例えば、経験的に作成された引き込み速度と低周波濾波器１２の利得の対応表に基づいて利得増減パラメータが決定され（＃４）、レジスタＢ５３に記憶される（＃５）。そして、制御・演算部５１はレジスタＢ５３に記憶された利得増減パラメータに基づいて、例えば、低周波濾波器１２に設けられた図示せぬ可変抵抗器を制御することにより低周波濾波器１２の時定数をコントロールし、低周波濾波器１２の利得を制御し更新する（＃６）。これら一連の処理を繰り返すことにより、低周波濾波器１２の利得は動的にＰＬＬ回路の引き込み状態に応じて更新されることになる。
【００１７】
上述したＰＬＬ回路４による一連の処理がなされることによりＰＬＬの引き込み時間の短縮が図られ、ＤＶ７から出力された信号がＩＥＥＥ１３９４インタフェース２を介してＤＶＤレコーダ１に取り込まれた場合、ＡＶ信号処理部５は極力短期間に同期信号を得ることができる。ＡＶ信号処理部５は、このようにして得られた同期信号に基づきＡＶ信号を処理することでＤＶＤレコーダ１に入力されたＡＶ信号を本装置に接続されたディスプレイ又はＤＶＤ記録／再生部６に迅速に出力することができる。
【００１８】
なお、本発明は上記実施形態の構成に限られることなく種々の変形が可能である。本ＰＬＬ回路が用いられる装置はＤＶＤレコーダに限られず、引き込み時間の短縮が要求される装置に使用することができる。また、上述のように利得増減パラメータの決定方法は経験的に作成された引き込み速度と低周波濾波器１２の利得の対応表に基づいて行うのではなく、例えば、引き込み速度に対して利得増減パラメータが比例するように決定する他、指数関数的に決定するようにしてもよい。また、低周波濾波器１２の利得の更新は連続的に行う必要はなく、周期的に行ってもよいし、基準クロック信号と帰還クロック信号の位相差から引き込みの状態を判断し、その結果に基づいたタイミングで利得を更新するようにしてもよい。また、本発明に使用される位相比較器は位相周波数比較器でもよく、かかる場合は引き込み速度の演算は基準クロック信号と帰還クロック信号の位相差のみならず周波数の差に基づいて行ってもよい。
【００１９】
【発明の効果】
以上のように請求項１の発明によれば、位相差の収束速度である引き込み速度を演算し、これにより適切な利得増減パラメータを設定し、ループフィルタ手段の利得を制御するようにしたので、ＰＬＬの引き込み状態に応じて適切に引き込み時間の短縮を図ることができる。こうして、利得増減パラメータが動的に設定されるので、ループフィルタ手段の利得をより適切に制御することができ、より引き込み時間の短縮を図ることができる。また、ループフィルタの利得が動的に設定されるので、ＰＬＬ回路の量産による個体の品質差の影響を受けずに上記効果を発揮することができ、ＰＬＬ回路の特性を最適化することができる。
【００２０】
請求項２の発明によれば、基準クロック信号と帰還クロック信号の位相差に応じた適切な利得増減パラメータを得ることにより、ＰＬＬの引き込み状態に応じてループフィルタ手段の利得を適切に設定することができ、引き込み時間の短縮を図ることができる。
【００２１】
請求項３の発明によれば、ＩＥＥＥ１３９４インタフェイスを介したデジタルビデオカメラとＤＶＤレコーダとの間の同期通信において、ＰＬＬの引き込み時間の短縮を図ることができるので、ＡＶ信号のデータ受信から本装置に接続されたディスプレイでの映像・音声出力までに要する時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるＰＬＬ回路を用いたＤＶＤレコーダの構成を示すブロック図。
【図２】本発明の一実施形態によるＰＬＬ回路の構成を示すブロック図。
【図３】同回路の利得制御器の構成を示すブロック図。
【図４】同回路における利得制御器の処理を示すフローチャート。
【符号の説明】
１ ＤＶＤレコーダ
２ ＩＥＥＥ１３９４インタフェース（信号入力手段）
３ ストリーム制御部（ストリーム制御手段）
４ ＰＬＬ回路（同期信号抽出手段）
５ ＡＶ信号処理部（ＡＶ信号処理手段）
６ ＤＶＤ記録／再生部（ＤＶＤ記録／再生手段）
１１ 位相比較器（位相比較手段）
１２ 低周波濾波器（ループフィルタ手段）
１３ 電圧制御発振器（電圧制御発振手段）
１４ Ｎ分周器（分周手段）
１５ 利得制御器
５１ 制御・演算部（引き込み速度演算手段、パラメータ設定手段、利得制御手段）
５２ レジスタＡ（位相差記憶手段）
５３ レジスタＢ（パラメータ設定手段）
Claims (3)
- 入力された基準クロック信号と帰還クロック信号との位相差を求める位相比較手段と、前記位相差を平滑化して制御電圧を出力するループフィルタ手段と、前記制御電圧に応じた周波数の出力クロック信号を発生する電圧制御発振手段と、前記出力クロック信号を分周して前記帰還クロック信号を出力する分周手段とを備えたＰＬＬ回路（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）において、
前記位相比較手段により求められた位相差を記憶する位相差記憶手段と、
前記位相差記憶手段により記憶された位相差を読み出し、
引き込み速度＝（現在の位相差−前回の位相差）／位相比較間隔
の演算式に基づいて引き込み速度を演算する引き込み速度演算手段と、
前記引き込み速度演算手段により得られた引き込み速度から前記ループフィルタ手段の利得を制御するためのパラメータを決定し、記憶するパラメータ設定手段と、
前記パラメータ設定手段により設定されたパラメータに基づき前記ループフィルタ手段の利得を制御する利得制御手段とを備えたことを特徴とするＰＬＬ回路。 - 入力された基準クロック信号と帰還クロック信号との位相差を求める位相比較手段と、前記位相差を平滑化して制御電圧を出力するループフィルタ手段と、前記制御電圧に応じた周波数の出力クロック信号を発生する電圧制御発振手段と、前記出力クロック信号を分周して前記帰還クロック信号を出力する分周手段とを備えたＰＬＬ回路において、
前記位相比較手段により求められた位相差の値に応じて前記ループフィルタ手段の利得を制御するためのパラメータを決定し、記憶するパラメータ設定手段と、
前記パラメータ設定手段により設定されたパラメータに基づき前記ループフィルタ手段の利得を制御する利得制御手段とを備えたことを特徴とするＰＬＬ回路。 - 請求項１又は請求項２記載のＰＬＬ回路を備え、
さらに、デジタルビデオカメラから映像・音声信号（ＡＶ信号）及び同期信号をＩＥＥＥ１３９４インタフェースを介して入力する信号入力手段と、
前記入力された信号を各ストリーム部分に分離するストリーム制御手段と、
前記入力手段により入力された信号の中から前記ＰＬＬ回路により同期信号を抽出する同期信号抽出手段と、
前記入力されたＡＶ信号を記録／再生するために、前記同期信号抽出手段により抽出された同期信号に基づきそのＡＶ信号を処理するＡＶ信号処理手段と、
前記ＡＶ信号処理手段からのＡＶ信号をＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）に記録すると共に、記録されたＡＶ信号を再生出力するＤＶＤ記録／再生手段とを備えたことを特徴とするＤＶＤレコーダ。
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|---|---|---|---|
| JP2003079855A JP2004289557A (ja) | 2003-03-24 | 2003-03-24 | Ｐｌｌ回路及びそれを備えたｄｖｄレコーダ |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
|---|---|
| JP2004289557A true JP2004289557A (ja) | 2004-10-14 |
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Family Applications (1)
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Country Status (1)
| Country | Link |
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| JP (1) | JP2004289557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2009013860A1 (ja) * | 2007-07-23 | 2010-09-30 | パナソニック株式会社 | デジタルｐｌｌ装置 |
-
2003
- 2003-03-24 JP JP2003079855A patent/JP2004289557A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2009013860A1 (ja) * | 2007-07-23 | 2010-09-30 | パナソニック株式会社 | デジタルｐｌｌ装置 |
| JP4625867B2 (ja) * | 2007-07-23 | 2011-02-02 | パナソニック株式会社 | デジタルｐｌｌ装置 |
| US7948290B2 (en) | 2007-07-23 | 2011-05-24 | Panasonic Corporation | Digital PLL device |
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