JP2010128988A - クロック生成回路、及び集積回路 - Google Patents

クロック生成回路、及び集積回路 Download PDF

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Abstract

【課題】電源電圧、温度変動、製造プロセスによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定になる複数のクロックを出力する。
【解決手段】クロック生成回路は、外部クロックに対して、第１の遅延素子１０１により遅延させた第１のクロックを出力する第１の生成部１３０及び第２の遅延素子１０２により遅延させた第２のクロックを出力する第２の生成部１４０と、第１の遅延素子及び第２の遅延素子の遅延量に対して、それぞれ相関がある遅延量を有する複数の第３の遅延素子１２７を用いて、複数の第３の遅延素子１２７の遅延量の合計が外部クロックの周期に依存した目標値になるように、第３の遅延素子を制御し、制御用の信号を用いて、第１の遅延素子１０１の遅延量、第２の遅延素子１０２の遅延量、及び第３の遅延素子１２７の遅延量を制御する制御部１２０とを備える。
【選択図】図１

Description

本発明は、クロック生成回路、及び集積回路に関する。
特許文献１には、特許文献１の図２に示すように、自動車のＥＣＵなどの回路装置において使用される二相クロック信号（Ａ相クロック信号、Ｂ相クロック信号）を生成するための二相クロック信号生成装置１が記載されている。二相クロック信号生成装置１では、ＣＰＵ３が温度センサ６及び電圧センサ７のセンサ信号を読み込んで、その時点における温度・電圧に応じた遅延時間ｄの設定用データをメモリ５に記憶されたデータテーブルに基づいて決定する。二相クロック信号生成部４は、ＣＰＵ３により決定された遅延時間ｄの設定用データをＣＰＵ３から受ける。二相クロック信号生成部４のディレイ制御部１２ａ及び１２ｂでは、特許文献１の図１（ｂ）に示すように、デコーダ１６が設定用データをデコードしてスイッチ１５のいずれか１つに閉制御信号を出力する。これにより、ディレイ制御部１２ａ及び１２ｂでは、入力された信号が通過する遅延バッファ１４の段数が決定される。二相クロック信号生成部４では、特許文献１の図１（ａ）に示すように、Ａ相クロック信号に対してディレイ制御部１２ａにより遅延時間ｄが与えられてＯＲゲート９の入力端子に入力される。また、Ｂ相クロック信号に対してディレイ制御部１２ｂにより遅延時間ｄが与えられてＯＲゲート１０の入力端子に入力される。この遅延時間ｄは、特許文献１の図３に示すように、Ａ相クロック信号とＢ相クロック信号とがいずれもロウレベルとなっているノンオーバラップ時間を付与している。
このように、特許文献１によれば、自動車のＥＣＵなどの回路装置の動作環境である気温・電圧が変化した場合でも、回路装置において使用される二相クロック信号のノンオーバラップ時間を一定に調整できるとされている。
特開２００２-１０８４９２号公報
上記のように、２相クロックのノンオーバーラップ期間は、インバータ回路のような論理ゲートによる伝播遅延特性と容量負荷などによる伝播遅延特性とを利用したディレイ素子を用いて調整されるように設計されることが多い。このうち、論理ゲートの伝播遅延特性は、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動によって変わってしまう。このようなディレイ素子を用いて２相クロックを発生すると、２相クロックのノンオーバーラップ期間がばらついてしまう。
ここで、２相クロックを用いてスイッチトキャパシタで構成されたＡＤコンバータを動作させる場合を考えると、ノンオーバーラップ期間は、増幅回路がサンプリング動作及びホールド動作のいずれも行わない期間になる。そこで、特に高速のＡＤコンバータなどでは、できるだけノンオーバーラップ期間を小さく設計した方が、サンプリング動作の時間及びホールド動作の時間を長く確保できるので有利である。
しかし、２相クロックのノンオーバーラップ期間がばらつくと、ノンオーバーラップ期間を小さくした場合に、設計時に予想できなかったクロック間のスキューなどにより回路が誤動作する可能性がある。このため、ノンオーバーラップ期間を小さくする上での限界が生じる。
特許文献１の技術では、製造プロセスによる素子特性のばらつきによって二相クロックのノンオーバーラップ時間がばらついた場合に、二相クロック信号のノンオーバラップ時間を一定に調整できなくなる可能性がある。
本発明の目的は、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することにある。
本発明の第１側面に係るクロック生成回路は、外部クロックに対して異なる遅延量を有する複数のクロックを生成して出力するクロック生成回路であって、前記外部クロックに対して第１の遅延素子を通すことにより、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、前記外部クロックに対して第２の遅延素子を通すことにより、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、前記第１の遅延素子の伝播遅延量に対する相関がありかつ前記第２の遅延素子の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有する複数の第３の遅延素子を用いて、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を用いて、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部とを備えたことを特徴とする。
本発明の第２側面に係るクロック生成回路は、外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、第１の遅延素子を含んでおり、前記外部クロックに対して前記第１の遅延素子を通すことにより、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、第２の遅延素子を含んでおり、前記外部クロックに対して前記第２の遅延素子を通すことにより、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、複数の第３の遅延素子を含んでおり、前記外部クロックに対して前記複数の第３の遅延素子を通すことにより、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部とを備えたことを特徴とする。
本発明の第３側面に係るクロック生成回路は、外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、第１の遅延素子を含んでおり、前記外部クロックに対して前記第１の遅延素子を通すことにより、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、第２の遅延素子を含んでおり、前記外部クロックに対して前記第２の遅延素子を通すことにより、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、複数の第３の遅延素子を含んでおり、前記複数の第３の遅延素子の伝播遅延量の合計に依存した周波数で発振して第３のクロックを生成し、生成した前記第３のクロックを分周した分周クロックの位相と前記外部クロックの位相とを比較することにより、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部とを備えたことを特徴とする。
本発明の第４側面に係る集積回路は、本発明の第１側面に係るクロック生成回路と、前記クロック生成回路から出力された前記第１のクロック及び前記第２のクロックを用いて動作するＡＤコンバータとを備えたことを特徴とする。
本発明によれば、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することができる。
クロック生成回路７００の構成及び動作を、図１２を用いて説明する。図１２（ａ）は、クロック生成回路７００の構成を示す図である。図１２（ｂ）は、クロック生成回路７００の動作を示す図である。
クロック生成回路７００は、外部クロックＣＬＫに対して異なる遅延量を有した複数のクロックＣＫ１，ＣＫ２を生成して出力する。クロック生成回路７００は、第１の生成部７３０及び第２の生成部７４０を備える。
第１の生成部７３０は、ＮＡＮＤゲート７０３、第１の遅延素子７０１、インバータ７０６、インバータ７０８、及びインバータ７１０を含む。
ＮＡＮＤゲート７０３は、外部クロックＣＬＫと第２の生成部７４０におけるノードＮ２から供給されたクロックとのＮＡＮＤを演算して、演算したクロックを第１の遅延素子７０１へ供給する。
第１の遅延素子７０１は、ＮＡＮＤゲート７０３から供給されたクロックを所定の伝播遅延量だけ遅延させてインバータ７０８へ供給する。すなわち、第１の遅延素子７０１の伝播遅延量は、制御可能でない。
インバータ７０６は、第１の遅延素子７０１から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをインバータ７０６へ供給する。
インバータ７０８は、インバータ７０６から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをノードＮ１経由でインバータ７１０へ供給する。
インバータ７１０は、インバータ７０８から供給されたクロックを所定の遅延量だけ遅延させて、遅延させたクロックを第１のクロックＣＫ１として外部に出力する。
このように、第１の生成部７３０は、外部クロックＣＬＫに対して第１の遅延素子７０１を通すことにより、外部クロックＣＬＫに対して第１の遅延素子７０１の伝播遅延量に依存した第１の遅延量を有した第１のクロックＣＫ１を生成して出力する。
第２の生成部７４０は、インバータ７０５、ＮＡＮＤゲート７０４、第２の遅延素子７０２、インバータ７０７、インバータ７０９、及びインバータ７１１を含む。
インバータ７０５は、外部クロックＣＬＫを所定の遅延量だけ遅延させてＮＡＮＤゲート７０４へ供給する。
ＮＡＮＤゲート７０４は、インバータ７０５から供給されたクロックと第１の生成部７３０におけるノードＮ１から供給されたクロックとのＮＡＮＤを演算して、演算したクロックを第２の遅延素子７０２へ供給する。
第２の遅延素子７０２は、ＮＡＮＤゲート７０４から供給されたクロックを所定の伝播遅延量だけ遅延させてインバータ７０７へ供給する。すなわち、第２の遅延素子７０２の伝播遅延量は、制御可能でない。
インバータ７０７は、第２の遅延素子７０２から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをインバータ７０９へ供給する。
インバータ７０９は、インバータ７０７から供給されたクロックを所定の遅延量だけ遅延させて、その遅延させたクロックをノードＮ２経由でインバータ７１１へ供給する。
インバータ７１１は、インバータ７０９から供給されたクロックを所定の遅延量だけ遅延させて、遅延させたクロックを第２のクロックＣＫ２として外部に出力する。
このように、第２の生成部７４０は、外部クロックＣＬＫに対して第２の遅延素子７０２を通すことにより、外部クロックＣＬＫに対して第２の遅延素子７０２の伝播遅延量に依存した第２の遅延量を有した第２のクロックＣＫ２を生成して出力する。
ここで、第２の遅延量は、第１の遅延量に比べて、インバータ７０５の遅延量に対応する分だけ多い。これにより、図１２（ｂ）に示すように、第１のクロックＣＫ１及び第２のクロックＣＫ２がともにノンアクティブレベル（例えば、ｌｏｗレベル）である期間が生じる。この期間が、２相クロックすなわち第１のクロックＣＫ１及び第２のクロックＣＫ２のノンオーバーラップ期間である。
このようなノンオーバーラップ期間を有した２相クロックを用いて動作する回路の例として、シフトレジスタやスイッチトキャパシタで構成されたパイプライン型のＡＤコンバータなどを代表例としてあげることができる。特にパイプライン型のＡＤコンバータでは、ステージを構成する増幅回路がサンプリング動作とホールド動作とを各クロック期間ごとに交互に繰り返す。ここでは、ノンオーバーラップ期間は、増幅回路がサンプリング動作及びホールド動作のいずれも行わない期間、言い換えるとサンプリング動作の期間とホールド動作の期間とを重ならせないようにするマージン期間である。特に高速のＡＤコンバータなどでは、できるだけノンオーバーラップ期間を小さく設計した方が、サンプリング動作の期間及びホールド動作の期間を長く確保できるので有利である。
ここで、第１の遅延素子７０１の伝播遅延量と第２の遅延素子７０２の伝播遅延量とは、それぞれ、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動によって変わってしまう。すなわち、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があると、２相クロックのノンオーバーラップ期間がばらついてしまう。２相クロックのノンオーバーラップ期間がばらつくと、ノンオーバーラップ期間を小さくした場合に、設計時に予想できなかったクロック間のスキューなどにより回路が誤動作する可能性がある。このため、ノンオーバーラップ期間を小さくする上での限界が生じる。
次に、本発明の第１実施形態に係るクロック生成回路１００を、図１を用いて説明する。図１は、本発明の第１実施形態に係るクロック生成回路１００の構成を示す図である。以下では、図１２（ａ）に示すクロック生成回路７００と異なる点を中心に説明する。
クロック生成回路１００は、第１の生成部１３０、第２の生成部１４０、及び制御部１２０を備える。
第１の生成部１３０は、第１の遅延素子１０１を含む。第１の遅延素子７０１は、制御部１２０から制御信号を受ける。第１の遅延素子１０１は、ＮＡＮＤゲート７０３から供給されたクロックを、受けた制御信号に応じた伝播遅延量だけ遅延させてインバータ７０８へ供給する。すなわち、第１の遅延素子１０１の伝播遅延量は、制御可能である。
第２の生成部１４０は、第２の遅延素子１０２を含む。第２の遅延素子１０２は、制御部１２０から制御信号を受ける。第２の遅延素子１０２は、ＮＡＮＤゲート７０４から供給されたクロックを、受けた制御信号に応じた伝播遅延量だけ遅延させてインバータ７０７へ供給する。すなわち、第２の遅延素子１０２の伝播遅延量は、制御可能である。
制御部１２０は、複数の第３の遅延素子１２１〜１２６を用いて、複数の第３の遅延素子１２１〜１２６の伝播遅延量の合計が外部クロックＣＬＫの周期に依存した目標値になるように、第３の遅延素子１２１〜１２６を制御するための制御信号を生成する。複数の第３の遅延素子１２１〜１２６のそれぞれは、第１の遅延素子１０１の伝播遅延量に対する相関がありかつ第２の遅延素子１０２の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有している。制御部１２０は、生成した制御信号を用いて、第１の遅延素子１０１の伝播遅延量、第２の遅延素子１０２の伝播遅延量、及び各第３の遅延素子１２１〜１２６の伝播遅延量を制御する。
具体的には、制御部１２０は、クロック生成部１２７、位相比較部１２８、及び遅延制御部１２９を含む。
クロック生成部１２７は、外部クロックＣＬＫに対して複数の第３の遅延素子１２１〜１２６を通すことにより、第３の遅延量を有した第３のクロックＣＬＫ＿Ｄを生成する。第３の遅延量は、外部クロックＣＬＫに対して複数の第３の遅延素子１２１〜１２６の伝播遅延量の合計に依存した遅延量である。
クロック生成部１２７では、複数の第３の遅延素子１２１〜１２６が直列に接続されている。各第３の遅延素子１２１〜１２６は、遅延制御部１２９から制御信号を受ける。各第３の遅延素子１２１〜１２６は、前段から入力されたクロックを、受けた制御信号に応じた伝播遅延量だけ遅延させて後段へ供給する。すなわち、各第３の遅延素子１２１〜１２６の伝播遅延量は、制御可能である。
ここで、第１の遅延素子１０１、第２の遅延素子１０２、及び各第３の遅延素子１２１〜１２６は、互いに同じ構造を有している。例えば、第１の遅延素子１０１、第２の遅延素子１０２、及び各第３の遅延素子１２１〜１２６は、互いに同じ回路構成（例えば、図２に示す回路構成）を有している。あるいは、例えば、第１の遅延素子１０１、第２の遅延素子１０２、及び各第３の遅延素子１２１〜１２６は、互いに同じ回路構成を有することに加えて、互いに同じレイアウト構成を有していても良い。
これにより、第１の遅延素子１０１、第２の遅延素子１０２、及び各第３の遅延素子１２１〜１２６は、互いに同じ制御信号を受けた場合に、その受けた制御信号に応じて互いに相関のある伝播遅延量を有するように制御される。言い換えると、第１の遅延素子１０１の伝播遅延量及び第２の遅延素子１０２の伝播遅延量と各第３の遅延素子１２１〜１２６の伝播遅延量とを連動して制御することができる。
位相比較部１２８は、クロック生成部１２７により生成された第３のクロックＣＬＫ＿Ｄの位相と外部クロックＣＬＫの位相とを比較し、比較結果に応じた位相誤差信号を出力する。
遅延制御部１２９は、位相誤差信号に応じて、複数の第３の遅延素子１２１〜１２６の伝播遅延量の合計が外部クロックの周期に依存した目標値に等しくなるように、制御信号を生成する。遅延制御部１２９は、例えば、容量を含み、位相誤差信号に応じてその容量を充電又は放電するチャージポンプ回路である。この場合、遅延制御部１２９は、容量の電圧に応じた制御信号を出力する。
すなわち、遅延制御部１２９は、生成した制御信号を第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれへ供給する。これにより、遅延制御部１２９は、第１の遅延素子１０１の伝播遅延量、第２の遅延素子１０２の伝播遅延量、及び各第３の遅延素子１２１〜１２６の伝播遅延量のそれぞれが外部クロックの周期に応じて一定になるように制御する。すなわち、第１の遅延素子１０１、第２の遅延素子１０２、及び各第３の遅延素子１２１〜１２６は、互いに同じ制御信号を受けて、受けた制御信号に応じて互いに相関のある伝播遅延量を有するように制御される。
ここで、位相比較部１２８及び遅延制御部１２９は、クロック生成部１２７から出力される第３のクロックＣＬＫ＿Ｄの外部クロックＣＬＫに対する遅延量をフィードバック制御している。例えば、位相比較部１２８及び遅延制御部１２９は、第３のクロックＣＬＫ＿Ｄと外部クロックＣＬＫの位相とが一致してちょうど１ＣＬＫ分遅延するように、複数の第３の遅延素子１２１〜１２６による第３の遅延量をフィードバック制御する。この場合、複数の第３の遅延素子１２１〜１２６の伝播遅延量の合計に対する目標値は、外部クロックＣＬＫの１周期である。
クロック生成部１２７、位相比較部１２８、及び遅延制御部１２９により、複数の第３の遅延素子１２１〜１２６の伝播遅延量の合計が目標値に等しくなった状態で、複数の第３の遅延素子１２１〜１２６の伝播遅延量の合計がロックされる。すなわち、クロック生成部１２７、位相比較部１２８、及び遅延制御部１２９により、ＤＬＬ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ）が構成されている。
このように、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、上記のＤＬＬは、複数の第３の遅延素子１２１〜１２６の伝播遅延量の合計が目標値に等しくなった状態でロックされる。この状態で、遅延制御部１２９は、各第３の遅延素子１２１〜１２６へ供給している制御信号を、第１の遅延素子１０１及び第２の遅延素子１０２へも供給している。これにより、第１の遅延素子１０１の伝播遅延量及び第２の遅延素子１０２の伝播遅延量は、それぞれ、その目標値に相関のある値に等しくなった状態で安定するので、第１のクロックＣＫ１及び第２のクロックＣＫ２のノンオーバーラップ期間が一定になる。すなわち、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することができる。
次に、第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれの構成例を、図２を用いて説明する。図２は、第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれの構成例を示す図である。
図２において、Ｍ３，Ｍ６はｐチャネルＭＯＳトランジスタ、Ｍ１，Ｍ２，Ｍ４，Ｍ５はｎチャネルＭＯＳトランジスタである。トランジスタＭ２及びＭ３はインバータとして動作し、トランジスタＭ５及びＭ６もインバータとして動作する。トランジスタＭ１，Ｍ４はインバータの応答時はほぼ定電流源と見なすことができる。この電流値と負荷容量Ｃとに依存して本遅延素子の伝播遅延量がほぼ決まる。
ここで、制御信号ｄｌｙ＿ｃｔｒｌとしての制御電圧がトランジスタＭ１，Ｍ４のゲートへ供給される。すなわち、トランジスタＭ１，Ｍ４のゲート電圧を制御することによりトランジスタＭ１，Ｍ４のドレイン電流値を制御することが可能であり、その結果、本遅延素子の伝播遅延量を制御することが可能である。図２の場合、トランジスタＭ１，Ｍ４のゲート電圧が上がると遅延素子の伝播遅延量が小さくなる。
なお、上記ではｎチャネルＭＯＳトランジスタのゲート電圧を制御して遅延量を制御する場合について説明したが、電源側にｐチャネル型ＭＯＳトランジスタを定電流源として接続し、ｐチャネルＭＯＳトランジスタのゲート電圧を制御する構成も可能である。ただし、この場合は制御電圧が上がると遅延量が大きくなる。さらには、構成はより複雑になるが、制御用ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタ両方用いる構成も可能である。
また、アプリケーションや仕様によっては負荷容量Ｃは必ずしも必要ではない。
次に、第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれの別の構成例を、図３を用いて説明する。図３は、第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれの別の構成例を示す図である。
図３において、Ｍ１３，Ｍ１４，Ｍ１６，Ｍ１８はｐチャネルＭＯＳトランジスタであり、Ｍ１１，Ｍ１２，Ｍ１５，Ｍ１７はｎチャネルＭＯＳトランジスタである。Ｍ１２及びＭ１３はインバータを構成し、Ｍ１７及びＭ１８もインバータを構成している。Ｍ１４及びＭ１６はカレントミラーを構成している。本例では、制御信号ｄｌｙ＿ｃｔｒｌを用いてトランジスタＭ１１及びＭ１５のゲート電圧を制御することにより、トランジスタＭ１１及びＭ１４のドレイン電流量が制御され、それにより、本遅延素子の伝播遅延量が制御可能となる。
次に、第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれのさらに別の構成例を、図４を用いて説明する。図４は、第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれのさらに別の構成例を示す図である。
図４において、Ｍ２２，Ｍ２４はｐチャネルＭＯＳトランジスタであり、Ｍ２１，Ｍ２３はｎチャネルＭＯＳトランジスタである。トランジスタＭ２１及びＭ２２はインバータを構成し、トランジスタＭ２３及びＭ２４は可変抵抗を構成している。本例では、制御信号ｄｌｙ＿ｃｔｒｌ＿ｐをトランジスタＭ２４のゲートへ供給し、制御信号ｄｌｙ＿ｃｔｒｌ＿ｎをトランジスタＭ２３のゲートへ供給している。すなわち、トランジスタＭ２３及びＭ２４のゲート電圧をそれぞれ制御することにより、トランジスタＭ２３及びＭ２４の合成抵抗値を制御し、それにより、本遅延素子の伝播遅延量を制御することが可能である。
ところで、二相ノンオーバーラップクロックは、例えばスイッチトキャパシタ回路に用いることができるが、ノンオーバーラップ量が変動すると、回路の特性が変動しやすい。また、シフトレジスタ回路においては、ノンオーバーラップ量が小さくなりすぎると、回路が誤動作してしまう。これに対して、以上で説明した本発明によれば、回路の素子特性が変動しても、ノンオーバーラップ量が変動しないので、好適に用いることができる。
次に、本発明の第２実施形態に係るクロック生成回路２００を、図５を用いて説明する。図５は、本発明の第２実施形態に係るクロック生成回路２００の構成を示す図である。以下では、第１実施形態と異なる点を中心に説明する。
クロック生成回路２００は、パイプライン型のＡＤコンバータなどへのアプリケーションにおいて、アナログ信号をサンプリングするタイミングを調整する機構が必要となる場合が少なくない。
それに対して、本実施形態に係るクロック生成回路２００は、タイミング調整部２５０を備える。タイミング調整部２５０は、バッファ２５１〜２５６、セレクタ回路２５７、及びＲＳフリップフロップ２５８を含む。
バッファ２５１〜２５６は、それぞれ、第３の遅延素子１２１〜１２６の出力したクロックをバッファしてセレクタ回路２５７のタップＴ１〜Ｔ６へ供給する。
セレクタ回路２５７は、外部から供給された又は内部で生成したセレクト信号ｓｅｌ＿ｄａｔａに応じて、セット信号用のタップとリセット信号用のタップとを選択する。セレクタ回路２５７は、セット信号用のタップで受けたクロックをＲＳフリップフロップ２５８のセット端子へ供給し、リセット信号用のタップで受けたクロックをＲＳフリップフロップ２５８のリセット端子へ供給する。
例えば、図６に示す場合、セレクタ回路２５７は、セット信号用のタップとしてタップＴ２を選択し、リセット信号用のタップとしてタップＴ５を選択する。この場合、セレクタ回路２５７は、タップＴ２で受けたクロックをＲＳフリップフロップ２５８のセット端子へ供給し、タップＴ５で受けたクロックをＲＳフリップフロップ２５８のリセット端子へ供給する。なお、図６は、本発明の第２実施形態におけるタイミング調整部２５０の動作を示すタイミングチャートである。
ＲＳフリップフロップ２５８は、セット端子へ供給されたクロックの立ち上がりに同期しセット動作を行い、リセット端子へ供給されたクロックの立ち上がりに同期しリセット動作を行う。
例えば、図６に示す場合、ＲＳフリップフロップ２５８は、Ｔ２で示されたクロックの立ち上がりに同期しセット動作を行い、Ｔ５で示されたクロックの立ち上がりに同期しリセット動作を行う。
これにより、ＲＳフリップフロップ２５８は、内部クロックＣＬＫＩを生成して第１の生成部１３０及び第２の生成部１４０のそれぞれへ供給する。
このように、外部クロックＣＬＫと第３のクロックＣＬＫ＿Ｄとの位相を１クロック周期の遅れで一致させ、それとは別に内部クロックＣＬＫＩを生成して第１の生成部１３０及び第２の生成部１４０のそれぞれへ供給する。この場合、第１の生成部１３０により生成された第１のクロックＣＫ１と第２の生成部１４０により生成された第２のクロックＣＫ２とは、パイプライン型のＡＤコンバータの動作クロックとして用いるに好適となる。すなわち、本実施形態によれば、ＡＤコンバータの動作クロックに好適になるように、第１のクロックＣＫ１及び第２のクロックＣＫ２の位相を外部クロックＣＬＫに対し相対的に調整することが可能で、サンプリングタイミングの位相調整が可能となる。
次に、本発明の第３実施形態に係るクロック生成回路３００を、図７を用いて説明する。図７は、本発明の第３実施形態に係るクロック生成回路３００の構成を示す図である。以下では、第２実施形態と異なる点を中心に説明する。
第２実施形態では、遅延制御部１２９が、例えば、生成した制御信号を電圧の形態で第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれへ供給する。
それに対して、本実施形態では、クロック生成回路３００が、第１の生成部３３０、第２の生成部３４０、及び制御部３２０を備える。
制御部３２０は、電圧電流変換ブロック３３１を含む。電圧電流変換ブロック３３１は、遅延制御部１２９から第１の遅延素子１０１及び第２の遅延素子１０２へ向けて出力された制御信号を電圧の形態から電流の形態に変換する。電圧電流変換ブロック３３１は、その制御信号を電流の形態で第１の生成部３３０及び第２の生成部３４０へ供給する。
第１の生成部３３０及び第２の生成部３４０は、電流電圧変換ブロック３３２を共通に含む。電流電圧変換ブロック３３２は、電圧電流変換ブロック３３１から供給された制御信号を電流の形態から電圧の形態に変換する。電流電圧変換ブロック３３２は、その制御信号を電圧の形態で第１の遅延素子１０１及び第２の遅延素子１０２のそれぞれへ供給する。
このように、回路ブロック間において電流の形態で制御信号を伝送するので、制御信号が回路ブロック間での電源電圧変動の影響を受けにくくすることができるので、伝送する過程で制御信号に混入する誤差成分を少なくすることができる。
次に、本発明の第４実施形態に係るクロック生成回路４００を、図８を用いて説明する。図８は、本発明の第４実施形態に係るクロック生成回路４００の構成を示す図である。以下では、第１実施形態と異なる点を中心に説明する。
クロック生成回路４００は、制御部４２０を備える。制御部４２０は、ＶＣＯ（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）回路（発振部）４２７、分周部４３３、位相比較部４２８、及び遅延制御部４２９を含む。
ＶＣＯ回路４２７は、複数の第３の遅延素子４２１〜４２３（図９参照）を用いて、複数の第３の遅延素子４２１〜４２３２の伝播遅延量に依存した周波数で発振することにより、第４のクロックＣＫ４を生成する。
分周部４３３は、ＶＣＯ回路４２７から出力された第４のクロックＣＫ４を受ける。分周部４３３は、受けた第４のクロックＣＫ４を分周して分周クロックＣＫ５を生成する。
位相比較部４２８は、分周部４３３から受けた分周クロックＣＫ５の位相と外部クロックＣＬＫの位相とを比較し、比較結果に応じた位相誤差信号を出力する。
遅延制御部４２９は、位相誤差信号に応じて、分周クロックＣＫ５の位相と外部クロックＣＬＫの位相とが等しくなるように、制御信号を生成する。遅延制御部４２９は、生成した制御信号を第１の遅延素子１０１、第２の遅延素子１０２、及び決定部４３４のそれぞれへ供給する。これにより、遅延制御部４２９は、第１の遅延素子１０１の伝播遅延量、第２の遅延素子１０２の伝播遅延量、及び各第３の遅延素子４２１〜４２３の伝播遅延量のそれぞれが外部クロックの周期に応じて一定になるように制御する。
ここで、位相比較部４２８及び遅延制御部４２９は、ＶＣＯ回路４２７から出力され分周部４３３で分周された分周クロックＣＫ５の外部クロックＣＬＫに対する位相誤差をフィードバック制御している。例えば、位相比較部４２８及び遅延制御部４２９は、分周クロックＣＫ５の位相と外部クロックＣＬＫの位相とが等しくなるように、ＶＣＯ回路４２７における発振周波数をフィードバック制御する。
ＶＣＯ回路４２７、分周部４３３、位相比較部４２８、及び遅延制御部４２９により、複数の第３の遅延素子４２１〜４２３の伝播遅延量の合計が目標値に等しくなった状態で、外部クロックＣＬＫと第４のクロックＣＫ４との位相関係がロックされる。すなわち、ＶＣＯ回路４２７、分周部４３３、位相比較部４２８、及び遅延制御部４２９により、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）が構成されている。
このように、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、上記のＰＬＬは、複数の第３の遅延素子４２１〜４２３の伝播遅延量の合計が目標値に等しくなった状態でロックされる。この状態で、遅延制御部４２９は、決定部４３４へ供給している制御信号を、第１の遅延素子１０１及び第２の遅延素子１０２へも供給している。これにより、第１の遅延素子１０１の伝播遅延量及び第２の遅延素子１０２の伝播遅延量は、それぞれ、その目標値に相関のある値に等しくなった状態で安定するので、第１のクロックＣＫ１及び第２のクロックＣＫ２のノンオーバーラップ期間が一定になる。すなわち、電源電圧、温度変動、及び製造プロセスのばらつきによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定に調整された複数のクロックを出力することができる。
次に、ＶＣＯ回路４２７の構成例を、図９を用いて説明する。図９は、本発明の第４実施形態におけるＶＣＯ回路４２７の構成例を示す図である。
図９において、Ｍ３，Ｍ６，Ｍ９はｐチャネルＭＯＳトランジスタであり、Ｍ１，Ｍ２，Ｍ４，Ｍ５，Ｍ７，Ｍ８はｎチャネルＭＯＳトランジスタである。トランジスタＭ２及びＭ３はインバータとして動作する。トランジスタＭ５及びＭ６はインバータとして動作する。トランジスタＭ８及びＭ９はインバータとして動作する。トランジスタＭ８及びＭ９のドレインをトランジスタＭ２及びＭ３のゲートに接続することにより、インバータ３段のリングオシレータを構成している。また、トランジスタＭ１〜Ｍ３とその後段の負荷容量Ｃとは、第３の遅延素子４２１を構成している。トランジスタＭ４〜Ｍ６とその後段の負荷容量Ｃとは、第３の遅延素子４２２を構成している。トランジスタＭ７〜Ｍ９とその後段の負荷容量Ｃとは、第３の遅延素子４２３を構成している。
ここで、制御信号ｖｃｏ＿ｃｔｒｌとしての電圧がトランジスタＭ１，Ｍ４，Ｍ７のゲートへ供給される。すなわち、トランジスタＭ１，Ｍ４，Ｍ７のゲート電圧を制御することによりトランジスタＭ１，Ｍ４，Ｍ７ドレイン電流値を制御することが可能であるので、インバータの伝播遅延量を制御することが可能である。その結果、リングオシレータの発振周波数は制御信号ｖｃｏ＿ｃｔｒｌに応じて変化する。図９の場合、トランジスタＭ１，Ｍ４，Ｍ７のゲート電圧が上がるとリングオシレータの発振周波数は高くなる。このようにリングオシレータにより発振されたクロックは、バッファ６０１により第４のクロックＣＫ４として出力される。
また、第１の遅延素子及び第２の遅延素子のそれぞれの構造（例えば、図２に示す回路構成）は、各第３の遅延素子の構造（例えば、図９に示す第３の遅延素子４２１〜４２３の回路構成）と同じである。これにより、第１の遅延素子、第２の遅延素子、及び第３の遅延素子は、互いに同じ制御信号を受けて、受けた制御信号に応じて互いに相関のある伝播遅延量を有するように制御される。
次に、本発明の第２実施形態に係るクロック生成回路２００を適用した撮像センサの一例を図１０に示す。
図１０に示す撮像センサＳ１は、センサ画素アレイ８０１、センサ信号出力回路８０２、水平走査回路８０３、クロック生成回路２００、垂直走査回路８０５、及びタイミング制御回路８０６を備える。８０７はセンサ信号を順次出力する共通出力線である。ＨＤは垂直同期信号であり、ＶＤは垂直同期信号である。
クロック生成回路２００は、外部クロックＣＬＫに同期して、内部クロックＣＬＫＩ及び第１のクロックＣＫ１，第２のクロックＣＫ２を生成する。
クロック生成回路２００は、内部クロックＣＬＫＩをタイミング制御回路８０６へ供給する。タイミング制御回路８０６は、クロック生成回路２００から内部クロックＣＬＫＩを受け、外部から水平同期信号ＨＤ及び垂直同期信号ＶＤを受ける。これにより、タイミング制御回路８０６は、水平同期信号ＨＤ及び垂直同期信号ＶＤをもとに内部クロックＣＬＫＩに同期した、水平走査回路８０３、垂直走査回路８０５及びセンサ信号出力回路８０２のそれぞれの駆動パルスを生成する。
また、クロック生成回路２００は、第１のクロックＣＫ１及び第２のクロックＣＫ２を水平走査回路８０３へ供給する。水平走査回路８０３は、クロック生成回路２００から第１のクロックＣＫ１及び第２のクロックＣＫ２を受け、タイミング制御回路８０６から駆動パルスを受ける。これにより、水平走査回路８０３は、第１のクロックＣＫ１、第２のクロックＣＫ２、及び駆動パルスに応じた水平転送信号を生成してセンサ信号出力回路８０２に供給する。
ここで、第１のクロックＣＫ１及び第２のクロックＣＫ２のノンオーバーラップ期間は、本発明の効果により、温度や製造ばらつきによる変動が少なく、水平走査回路の設計上有利である。
次に、本発明の第２実施形態に係るクロック生成回路２００を適用した撮像センサの別の一例を図１１に示す。以下では、図１０に示す撮像センサＳ１と異なる点を中心に説明する。
図１１に示す撮像センサ（集積回路）Ｓ２は、ＡＤコンバータ９０１を備える。９０２はデジタル化したセンサ信号を順次出力する共通デジタル出力線である。ＡＤコンバータ９０１の回路形式は、パイプライン型のＡＤ変換回路である。パイプライン型のＡＤ変換回路は、ノンオーバーラップ期間を有する２相クロックによって動作するのが一般的であり、そのノンオーバーラップ期間の変動は特性変動につながりやすく、回路動作マージンを制限するものである。
それに対して、クロック生成回路２００は、ノンオーバーラップ期間の温度や製造ばらつきによる変動が少なくなるように調整された第１のクロックＣＫ１及び第２のクロックＣＫ２をＡＤコンバータ９０１へ供給する。ＡＤコンバータ９０１は、クロック生成回路２００から出力された第１のクロックＣＫ１及び第２のクロックＣＫ２を用いて動作する。これにより、ＡＤコンバータ９０１は、センサ信号出力回路８０２から出力されたセンサ信号（アナログ信号）に対して、高速かつ高精度にＡ／Ｄ変換処理を行うことができる。
本発明の第１実施形態に係るクロック生成回路１００の構成を示す図。 第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれの構成例を示す図。 第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれの別の構成例を示す図。 第１の遅延素子１０１、第２の遅延素子１０２、及び第３の遅延素子１２１〜１２６のそれぞれのさらに別の構成例を示す図。 本発明の第２実施形態に係るクロック生成回路２００の構成を示す図。 本発明の第２実施形態におけるタイミング調整部２５０の動作を示すタイミングチャート。 本発明の第３実施形態に係るクロック生成回路３００の構成を示す図。 本発明の第４実施形態に係るクロック生成回路４００の構成を示す図。 本発明の第４実施形態におけるＶＣＯ回路４２７の構成例を示す図。 本発明の第２実施形態に係るクロック生成回路２００を適用した撮像センサの一例を示す図。 本発明の第２実施形態に係るクロック生成回路２００を適用した撮像センサの別の一例を示す図。 クロック生成回路７００の構成及び動作を示す図。
符号の説明
１００、２００、３００、４００、７００ クロック生成回路
Ｓ１、Ｓ２ 撮像センサ

Claims (9)

  1. 外部クロックに対して異なる遅延量を有する複数のクロックを生成して出力するクロック生成回路であって、
    前記外部クロックに対して第１の遅延素子を通すことにより、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、
    前記外部クロックに対して第２の遅延素子を通すことにより、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、
    前記第１の遅延素子の伝播遅延量に対する相関がありかつ前記第２の遅延素子の伝播遅延量に対する相関がある伝播遅延量をそれぞれ有する複数の第３の遅延素子を用いて、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を用いて、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部と、
    を備えたことを特徴とするクロック生成回路。
  2. 前記第１のクロック及び前記第２のクロックは、ノンオーバーラップ期間を有する
    ことを特徴とする請求項１に記載のクロック生成回路。
  3. 前記制御部は、
    前記複数の第３の遅延素子を含んでおり、前記外部クロックに対して前記複数の第３の遅延素子を通すことにより、前記外部クロックに対して前記複数の第３の遅延素子の伝播遅延量の合計に依存した第３の遅延量を有した第３のクロックを生成するクロック生成部と、
    前記クロック生成部により生成された前記第３のクロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
    前記位相誤差信号に応じて、前記複数の第３の遅延素子の伝播遅延量の合計が前記目標値になるように、前記制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
    を含む
    ことを特徴とする請求項１又は２に記載のクロック生成回路。
  4. 前記制御部は、
    前記複数の第３の遅延素子を含んでおり、前記複数の第３の遅延素子を用いて、前記複数の第３の遅延素子の伝播遅延量の合計に依存した周波数で発振することにより、第４のクロックを生成する発振部と、
    前記第４のクロックを分周して分周クロックを生成する分周部と、
    前記分周部から受けた前記分周クロックの位相と前記外部クロックの位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、
    前記位相誤差信号に応じて、前記分周クロックの位相と前記外部クロックの位相とが等しくなるように、前記制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記発振部のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量のそれぞれが前記外部クロックの周期に応じて一定になるように制御する遅延制御部と、
    を含む
    ことを特徴とする請求項１又は２に記載のクロック生成回路。
  5. 前記第１の遅延素子、前記第２の遅延素子、及び前記第３の遅延素子は、互いに同じ前記制御信号を受けて、受けた前記制御信号に応じて互いに相関のある伝播遅延量を有するように制御される
    ことを特徴とする請求項１から４のいずれか１項に記載のクロック生成回路
  6. 前記第１の遅延素子及び前記第２の遅延素子、及び前記第３の遅延素子は、互いに同じ構造を有している
    ことを特徴とする請求項１から５のいずれか１項に記載のクロック生成回路。
  7. 外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、
    第１の遅延素子を含んでおり、前記外部クロックに対して前記第１の遅延素子を通すことにより、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、
    第２の遅延素子を含んでおり、前記外部クロックに対して前記第２の遅延素子を通すことにより、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、
    複数の第３の遅延素子を含んでおり、前記外部クロックに対して前記複数の第３の遅延素子を通すことにより、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部と、
    を備えたことを特徴とするクロック生成回路。
  8. 外部クロックに対してノンオーバーラップ期間を有する複数のクロックを生成して出力するクロック生成回路であって、
    第１の遅延素子を含んでおり、前記外部クロックに対して前記第１の遅延素子を通すことにより、前記外部クロックに対して前記第１の遅延素子の伝播遅延量に依存した第１の遅延量を有した第１のクロックを生成して出力する第１の生成部と、
    第２の遅延素子を含んでおり、前記外部クロックに対して前記第２の遅延素子を通すことにより、前記外部クロックに対して前記第２の遅延素子の伝播遅延量に依存した第２の遅延量を有した第２のクロックを生成して出力する第２の生成部と、
    複数の第３の遅延素子を含んでおり、前記複数の第３の遅延素子の伝播遅延量の合計に依存した周波数で発振して第３のクロックを生成し、生成した前記第３のクロックを分周した分周クロックの位相と前記外部クロックの位相とを比較することにより、前記複数の第３の遅延素子の伝播遅延量の合計が前記外部クロックの周期に依存した目標値になるように、前記第３の遅延素子を制御するための制御信号を生成し、前記制御信号を前記第１の遅延素子、前記第２の遅延素子、及び前記複数の第３の遅延素子のそれぞれへ供給することにより、前記第１の遅延素子の伝播遅延量、前記第２の遅延素子の伝播遅延量、及び前記第３の遅延素子の伝播遅延量を制御する制御部と、
    を備えたことを特徴とするクロック生成回路。
  9. 請求項１から８のいずれか１項に記載のクロック生成回路と、
    前記クロック生成回路から出力された前記第１のクロック及び前記第２のクロックを用いて動作するＡＤコンバータと、
    を備えたことを特徴とする集積回路。
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