CN101753132B - 时钟产生电路和集成电路 - Google Patents
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Abstract
本发明公开一种时钟产生电路和集成电路。所述时钟产生电路包含：第一产生单元；第二产生单元；和控制单元，所述控制单元使用各自具有与第一延迟元件的传播延迟时间相关并与第二延迟元件的传播延迟时间相关的传播延迟时间的多个第三延迟元件，而产生用于控制第三延迟元件使得所述多个第三延迟元件的传播延迟时间的总和与依赖于外部时钟的周期的目标值对应的控制信号，并且使用所述控制信号来控制第一延迟元件的传播延迟时间、第二延迟元件的传播延迟时间和第三延迟元件的传播延迟时间。
Description
技术领域
本发明涉及时钟产生电路和集成电路。
背景技术
在日本专利公开No.2002-108492中，如日本专利公开No.2002-108492的图2所示，描述了在诸如汽车的ECU的电路装置中使用的用于产生两相时钟信号(A相时钟信号、B相时钟信号)的两相时钟信号产生装置1。在两相时钟信号产生装置1中，CPU 3从温度传感器6和电压传感器7读取传感器信号，并且基于存储在存储器5中的数据表来确定用于设定根据该时间点上的温度和电压的延迟时间d的数据。两相时钟信号产生单元4从CPU 3接收由CPU 3确定的用于设定延迟时间d的数据。在两相时钟信号产生单元4的延迟控制单元12a和12b中，如日本专利公开No.2002-108492的图1(b)所示，解码器16将设定数据解码并将闭合(closing)控制信号输出到开关15中的任一个。因此，在延迟控制单元12a和12b中，输入信号所通过的延迟缓冲器14的级数被确定。在两相时钟信号产生单元4中，如日本专利公开No.2002-108492的图1(a)所示，延迟时间d通过延迟控制单元12a被加到A相时钟信号，并且，得到的信号被输入到OR门9的输入端子中。并且，延迟时间d通过延迟控制单元12b被加到B相时钟信号，并且，得到的信号被输入到OR门10的输入端子中。如日本专利公开No.2002-108492的图3所示，该延迟时间d提供A相时钟信号和B相时钟信号均处于低电平的非重叠期间(non-overlap period)。
以此方式，根据日本专利公开No.2002-108492，即使在作为诸如汽车的ECU的电路装置的操作环境的温度/电压变化的情况下，也认为在电路装置中使用的两相时钟信号的非重叠期间可被调整为恒定。
如上所述，存在许多情况，其中，两相时钟的非重叠期间被设计为使用具有诸如反相器(inverter)电路的逻辑门的传播延迟特性或具有电容负载等的传播延迟特性的延迟元件来调整。其中，逻辑门的传播延迟特性将根据由于电源电压、温度波动或制造工艺变化所导致的元件特性的变化而改变。如果使用这种延迟元件产生两相时钟，那么两相时钟的非重叠期间将改变。
这里，考虑使用两相时钟来操作由开关电容器配置的AD转换器的情况，非重叠期间是放大器电路既不执行采样操作也不执行保持操作的期间。因此，特别地，在高速AD转换器等中，如果非重叠期间被设计为尽可能短，那么能够确保用于采样操作的较长时间和用于保持操作的较长时间，这是有利的。
但是，如果两相时钟的非重叠期间改变，那么，当缩短非重叠期间时，电路可由于在设计电路时不能预料的时钟之间的偏移(skew)等出现故障。因此，这设定了缩短非重叠期间时的限制。
利用在日本专利公开No.2002-108492中公开的技术，在两相时钟的非重叠时间由于由制造工艺所导致的元件特性变化而改变的情况下，可能不能将两相时钟信号的非重叠期间调整为恒定。
发明内容
本发明提供：即使当元件特性由于电源电压、温度波动或制造工艺变化而改变时，也输出相位关系已被调整为相应于外部时钟的周期而恒定的多个时钟。
根据本发明的第一方面，提供一种时钟产生电路，所述时钟产生电路产生并输出相对于外部时钟各具有不同延迟时间的多个时钟，该时钟产生电路包含：第一产生单元，该第一产生单元通过使得外部时钟通过第一延迟元件，而产生相对于外部时钟具有第一延迟时间的第一时钟，并且输出产生的第一时钟，其中所述第一延迟时间依赖于所述第一延迟元件的传播延迟时间；第二产生单元，该第二产生单元通过使得外部时钟通过第二延迟元件，而产生相对于外部时钟具有第二延迟时间的第二时钟，并且输出产生的第二时钟，其中所述第二延迟时间依赖于所述第二延迟元件的传播延迟时间；和控制单元，该控制单元使用各具有与第一延迟元件的传播延迟时间相关并与第二延迟元件的传播延迟时间相关的传播延迟时间的多个第三延迟元件，而产生用于控制所述多个第三延迟元件使得所述多个第三延迟元件的传播延迟时间的总和(total)与依赖于外部时钟的周期的目标值对应的控制信号，并且使用所述控制信号来控制第一延迟元件的传播延迟时间、第二延迟元件的传播延迟时间和所述多个第三延迟元件的传播延迟时间。
根据本发明的第二方面，提供一种时钟产生电路，所述时钟产生电路产生并输出相对于外部时钟具有非重叠期间的多个时钟，该时钟产生电路包含：包含第一延迟元件的第一产生单元，该第一产生单元通过使得外部时钟通过第一延迟元件，而产生相对于外部时钟具有第一延迟时间的第一时钟，并且输出产生的第一时钟，其中所述第一延迟时间依赖于所述第一延迟元件的传播延迟时间；包含第二延迟元件的第二产生单元，该第二产生单元通过使得外部时钟通过第二延迟元件，而产生相对于外部时钟具有第二延迟时间的第二时钟，并且输出产生的第二时钟，其中所述第二延迟时间依赖于所述第二延迟元件的传播延迟时间；和包含多个第三延迟元件的控制单元，该控制单元通过使得外部时钟通过所述多个第三延迟元件，而产生用于控制所述多个第三延迟元件使得由所述多个第三延迟元件导致的传播延迟时间的总和与依赖于外部时钟的周期的目标值对应的控制信号，并且通过将所述控制信号分别供给到第一延迟元件、第二延迟元件和所述多个第三延迟元件，而控制第一延迟元件的传播延迟时间、第二延迟元件的传播延迟时间和所述多个第三延迟元件的传播延迟时间。
根据本发明的第三方面，提供一种时钟产生电路，所述时钟产生电路产生并输出相对于外部时钟具有非重叠期间的多个时钟，该时钟产生电路包含：包含第一延迟元件的第一产生单元，该第一产生单元通过使得外部时钟通过第一延迟元件，而产生相对于外部时钟具有第一延迟时间的第一时钟，并且输出产生的第一时钟，其中所述第一延迟时间依赖于所述第一延迟元件的传播延迟时间；包含第二延迟元件的第二产生单元，该第二产生单元通过使得外部时钟通过第二延迟元件，而产生相对于外部时钟具有第二延迟时间的第二时钟，并且输出产生的第二时钟，其中所述第二延迟时间依赖于所述第二延迟元件的传播延迟时间；和包含多个第三延迟元件的控制单元，该控制单元以依赖于由所述多个第三延迟元件导致的传播延迟时间的总和的频率振荡以产生第三时钟，通过将对产生的第三时钟进行分频所获得的分频时钟的相位与外部时钟的相位相比较，而产生用于控制所述多个第三延迟元件使得所述多个第三延迟元件的传播延迟时间的总和与依赖于外部时钟的周期的目标值对应的控制信号，并且通过将所述控制信号分别供给到第一延迟元件、第二延迟元件和所述多个第三延迟元件，而控制第一延迟元件的传播延迟时间、第二延迟元件的传播延迟时间和所述多个第三延迟元件的传播延迟时间。
根据本发明的第四方面，提供一种集成电路，该集成电路包含：根据本发明的第一到第三方面的时钟产生电路；和使用从所述时钟产生电路输出的第一时钟和第二时钟而操作的AD转换器。
根据本发明，即使当元件特性由于电源电压、温度波动或制造工艺变化而改变时，也能够输出相位关系已被调整为相应于外部时钟的周期而恒定的多个时钟。
通过参照附图对示例性实施例的以下描述，本发明的进一步的特征将变得明显。
附图说明
图1是示出根据本发明第一实施例的时钟产生电路100的配置的示图。
图2是示出第一延迟元件101、第二延迟元件102、或第三延迟元件121至126中的每一个的示例性配置的示图。
图3是示出第一延迟元件101、第二延迟元件102、或第三延迟元件121至126中的每一个的配置的另一例子的示图。
图4是示出第一延迟元件101、第二延迟元件102、或第三延迟元件121至126中的每一个的配置的又一例子的示图。
图5是示出根据本发明第二实施例的时钟产生电路200的配置的示图。
图6是示出本发明第二实施例中的定时调整单元250所执行的操作的时序图。
图7是示出根据本发明第三实施例的时钟产生电路300的配置的示图。
图8是示出根据本发明第四实施例的时钟产生电路400的配置的示图。
图9是示出本发明第四实施例中的VCO电路427的示例性配置的示图。
图10是示出应用根据本发明第二实施例的时钟产生电路200的图像传感器的例子的示图。
图11是示出应用根据本发明第二实施例的时钟产生电路200的图像传感器的另一例子的示图。
图12A和图12B是示出时钟产生电路700的配置和由其执行的操作的示图。
具体实施方式
参照图12A和图12B描述时钟产生电路700的配置和操作。图12A是示出时钟产生电路700的配置的示图。图12B是示出由时钟产生电路700执行的操作的示图。
时钟产生电路700产生并输出相对于外部时钟CLK具有不同延迟时间的多个时钟CK1和CK2。时钟产生电路700具有第一产生单元730和第二产生单元740。
第一产生单元730包含NAND门703、第一延迟元件701、反相器706、反相器708和反相器710。
NAND门703在外部时钟CLK和从第二产生单元740的节点N2供给的时钟之间执行NAND操作，并将得到的时钟供给到第一延迟元件701。
第一延迟元件701将从NAND门703供给的时钟延迟预定的传播延迟时间，并且将延迟的时钟供给到反相器706。即，由第一延迟元件701导致的传播延迟时间不能被控制。
反相器706将从第一延迟元件701供给的时钟延迟预定的延迟时间，并将延迟的时钟供给到反相器708。
反相器708将从反相器706供给的时钟延迟预定的延迟时间，并经由节点N1将延迟的时钟供给到反相器710。
反相器710将从反相器708供给的时钟延迟预定的延迟时间，并将延迟的时钟作为第一时钟CK1输出到外部。
以此方式，通过使外部时钟CLK通过第一延迟元件701，第一产生单元730产生并输出相对于外部时钟CLK具有第一延迟时间的第一时钟CK1，所述第一延迟时间依赖于由第一延迟元件701导致的传播延迟时间。
第二产生单元740包含反相器705、NAND门704、第二延迟元件702、反相器707、反相器709和反相器711。
反相器705使外部时钟CLK反相，并将反相的时钟供给到NAND门704。
NAND门704在从反相器705供给的时钟和从第一产生单元730的节点N1供给的时钟之间执行NAND操作，并将得到的时钟供给到第二延迟元件702。
第二延迟元件702将从NAND门704供给的时钟延迟预定的传播延迟时间，并将延迟的时钟供给到反相器707。即，由第二延迟元件702导致的传播延迟时间不能被控制。
反相器707将从第二延迟元件702供给的时钟延迟预定的延迟时间，并将延迟的时钟供给到反相器709。
反相器709将从反相器707供给的时钟延迟预定的延迟时间，并经由节点N2将延迟的时钟供给到反相器711。
反相器711将从反相器709供给的时钟延迟预定的延迟时间，并将延迟的时钟作为第二时钟CK2输出到外部。
以此方式，通过使外部时钟CLK通过第二延迟元件702，第二产生单元740产生并输出相对于外部时钟CLK具有第二延迟时间的第二时钟CK2，所述第二延迟时间依赖于由第二延迟元件702导致的传播延迟时间。
如果由延迟元件701和702导致的延迟时间相同，那么，与第一延迟时间相比，第二延迟时间大与由反相器705导致的延迟时间对应的量。由于在节点N1处的信号和反相的外部时钟CLK之间、并且还在节点N2处的信号和外部时钟之间执行NAND操作，因此，如图12B所示，产生第一时钟CK1和第二时钟CK2均处于非有效(non-active)电平(例如，低电平)的期间。该期间是两相时钟(即，第一时钟CK1和第二时钟CK2)的非重叠期间。由于与由延迟元件701-702导致的传播延迟时间相比，由反相器705-711和NAND门703-704导致的延迟时间较短，因此非重叠期间主要由延迟元件701-702的传播延迟时间主导。
作为典型的例子，使用具有这种非重叠期间的两相时钟来操作的电路的例子包含由移位寄存器和开关电容器配置的流水线(pipelined)AD转换器等。特别地，在流水线AD转换器中，构成一级(a stage)的放大器电路对于每个时钟期间轮流地重复采样操作和保持操作。这里，非重叠期间是放大器电路既不执行采样操作也不执行保持操作时的期间。换句话说，是采样操作的期间和保持操作的期间不重叠的余量(margin)期间。特别地，在高速AD转换器等中，如果非重叠期间被设计为尽可能短，那么能够确保用于采样操作的较长期间和用于保持操作的较长期间，这是有利的。
这里，由于由电源电压、温度波动或制造工艺变化所导致的元件特性的变化，所以由第一延迟元件701导致的传播延迟时间和由第二延迟元件702导致的传播延迟时间将分别改变。即，如果元件特性由于电源电压、温度波动或制造工艺变化而改变，那么，两相时钟的非重叠期间改变。如果两相时钟的非重叠期间改变，那么，当缩短这种非重叠期间时，电路可由于在设计电路时不能预料的时钟之间的偏移等出现故障。因此，这设定了缩短非重叠期间时的限制。
下面，参照图1描述根据本发明第一实施例的时钟产生电路100。图1是示出根据本发明第一实施例的时钟产生电路100的配置的示图。以下，着眼于与图12A所示的时钟产生电路700不同的点进行描述。
时钟产生电路100具有第一产生单元130、第二产生单元140和控制单元120。
第一产生单元130包含第一延迟元件101。第一延迟元件101从控制单元120接收控制信号。第一延迟元件101将从NAND门703供给的时钟延迟根据接收的控制信号的传播延迟时间，并将延迟的时钟供给到反相器706。即，由第一延迟元件101导致的传播延迟时间可被控制。
第二产生单元140包含第二延迟元件102。第二延迟元件102从控制单元120接收控制信号。第二延迟元件102将从NAND门704供给的时钟延迟根据接收的控制信号的传播延迟时间，并将延迟的时钟供给到反相器707。即，由第二延迟元件102导致的传播延迟时间可被控制。
控制单元120使用多个第三延迟元件121至126，来产生用于控制第三延迟元件121至126以使得由多个第三延迟元件121至126导致的传播延迟时间的总和与依赖于外部时钟CLK的周期的目标值对应的控制信号。第三延迟元件121至126中的每一个具有与由第一延迟元件101导致的传播延迟时间相关、并与由第二延迟元件102导致的传播延迟时间相关的传播延迟时间。控制单元120使用产生的控制信号，来控制由第一延迟元件101导致的传播延迟时间、由第二延迟元件102导致的传播延迟时间、和由第三延迟元件121至126导致的传播延迟时间。
具体而言，控制单元120包含时钟产生单元127、相位比较单元128和延迟控制单元129。
时钟产生单元127通过使外部时钟CLK通过多个第三延迟元件121至126，产生相对于外部时钟CLK具有第三延迟时间的第三时钟CLK_D。第三延迟时间是依赖于由多个第三延迟元件121至126导致的传播延迟时间的总和的延迟时间。
在时钟产生单元127中，多个第三延迟元件121至126串联连接。第三延迟元件121至126从延迟控制单元129接收控制信号。第三延迟元件121至126将上游输入的时钟延迟根据接收的控制信号的传播延迟时间，并将延迟的时钟供给下游。即，由第三延迟元件121至126导致的传播延迟时间可被控制。
这里，第一延迟元件101、第二延迟元件102和第三延迟元件121至126相互具有相同的结构。例如，第一延迟元件101、第二延迟元件102和第三延迟元件121至126相互具有相同的电路配置(例如，图2所示的电路配置)。作为替代方案，例如，除了相互具有相同的电路配置以外，第一延迟元件101、第二延迟元件102和第三延迟元件121至126可相互具有相同的布局(layout)配置。
因此，当接收相互相同的控制信号时，第一延迟元件101、第二延迟元件102和第三延迟元件121至126被控制，以具有根据接收的控制信号相互相关的传播延迟时间。换句话说，能够相互关联地控制由第一延迟元件101导致的传播延迟时间和由第二延迟元件102导致的传播延迟时间、以及由第三延迟元件121至126导致的传播延迟时间。
相位比较单元128将由时钟产生单元127产生的第三时钟CLK_D的相位与外部时钟CLK的相位相比较，并输出根据比较结果的相位误差信号。
延迟控制单元129根据相位误差信号产生控制信号，使得所述多个第三延迟元件121至126的传播延迟时间的总和等于依赖于外部时钟的周期的目标值。延迟控制单元129例如是电荷抽运(chargepumping)电路，所述电荷抽运电路包含电容器，并且根据相位误差信号对电容器进行充电或放电。在这种情况下，延迟控制单元129输出根据电容器的电压的控制信号。
即，延迟控制单元129将产生的控制信号分别供给到第一延迟元件101、第二延迟元件102和第三延迟元件121至126。因此，延迟控制单元129进行控制，使得由第一延迟元件101导致的传播延迟时间、由第二延迟元件102导致的传播延迟时间和由第三延迟元件121至126导致的传播延迟时间相应于外部时钟的周期是恒定的。即，第一延迟元件101、第二延迟元件102和第三延迟元件121至126接收相互相同的控制信号，并且被控制，以具有根据接收的控制信号相互相关的传播延迟时间。
这里，相位比较单元128和延迟控制单元129对第三时钟CLK_D中的相对于外部时钟CLK的延迟时间执行反馈控制。所述第三时钟CLK_D是从时钟产生单元127输出的。例如，相位比较单元128和延迟控制单元129对于由多个第三延迟元件121至126导致的第三延迟时间执行反馈控制，使得第三时钟CLK_D的相位和外部时钟CLK的相位一致(correspond)，并且只产生一个时钟的延迟量。在这种情况下，对于由多个第三延迟元件121至126导致的传播延迟时间的总和的目标值是外部时钟CLK的一个周期。
在通过时钟产生单元127、相位比较单元128和延迟控制单元129已使得由多个第三延迟元件121至126导致的传播延迟时间的总和等于目标值的状态下，由多个第三延迟元件121至126导致的传播延迟时间的总和被锁定。即，时钟产生单元127、相位比较单元128和延迟控制单元129构成DLL(延迟锁定回路(delay locked loop))。
因此，即使元件特性由于电源电压、温度波动或制造工艺变化而改变，上述的DLL也被锁定在由多个第三延迟元件121至126导致的传播延迟时间的总和等于目标值的状态中。在这种状态中，延迟控制单元129还向第一延迟元件101和第二延迟元件102供给被供给到第三延迟元件121至126的控制信号。因此，由于由第一延迟元件101导致的传播延迟时间和由第二延迟元件102导致的传播延迟时间被稳定在它们各自的量已变得等于与其目标值相关的值的状态中，所以第一时钟CK1和第二时钟CK2的非重叠期间变得恒定。即，即使当元件特性由于电源电压、温度波动或制造工艺变化而改变时，也能够输出相位关系相应于外部时钟的周期已被调整为恒定的多个时钟。
下面，参照图2描述第一延迟元件101、第二延迟元件102、或第三延迟元件121至126中的每一个的示例性配置。图2是示出第一延迟元件101、第二延迟元件102、或第三延迟元件121至126中的每一个的示例性配置的示图。
在图2中，M3和M6是p沟道MOS晶体管，M1、M2、M4和M5是n沟道MOS晶体管。晶体管M2和M3作为反相器操作，并且，晶体管M5和M6也作为反相器操作。当响应于反相器时，能够认为晶体管M1和M4大致是恒流源。依赖于流过晶体管M1和M4的电流的值和负载电容器C的电容值，由该延迟元件导致的传播延迟时间基本上(mostly)被确定。
这里，作为控制信号dly_ctrl的控制电压被供给到晶体管M1和M4的栅极。即，能够通过控制晶体管M1和M4的栅极电压来控制晶体管M1和M4的漏极电流值，并且，结果，能够控制由该延迟元件导致的传播延迟时间。在图2的情况下，如果晶体管M1和M4的栅极电压上升，那么由该延迟元件导致的传播延迟时间变小。
注意，虽然以上描述了通过控制n沟道MOS晶体管的栅极电压来控制延迟时间的情况，但是，p沟道型MOS晶体管作为恒流源与电源侧连接并且p沟道MOS晶体管的栅极电压被控制的配置也是可能的。在这种情况下，如果控制电压上升，那么延迟时间变大。并且，尽管配置更加复杂，但是用于控制的n沟道MOS晶体管和p沟道MOS晶体管都被使用的配置也是可能的。
取决于应用或规格，负载电容器C不总是必要的。
下面，参照图3描述第一延迟元件101、第二延迟元件102、或第三延迟元件121至126中的每一个的配置的另一例子。图3是示出第一延迟元件101、第二延迟元件102、或第三延迟元件121至126中的每一个的配置的另一例子的示图。
在图3中，M13、M14、M16和M18是p沟道MOS晶体管，并且，M11、M12、M15和M17是n沟道MOS晶体管。M12和M13构成反相器，并且，M17和M18也构成反相器。M14和M16构成电流镜。在本例子中，通过使用控制信号dly_ctrl控制晶体管M11和M15的栅极电压，来控制晶体管M11和M14的漏极电流量，由此可以控制由该延迟元件导致的传播延迟时间。
下面，参照图4描述第一延迟元件101、第二延迟元件102、或第三延迟元件121至126中的每一个的配置的又一例子。图4是示出第一延迟元件101、第二延迟元件102、或第三延迟元件121至126中的每一个的配置的又一例子的示图。
在图4中，M22和M24是p沟道MOS晶体管，并且，M21和M23是n沟道MOS晶体管。晶体管M21和M22构成反相器，并且，晶体管M23和M24构成可变电阻。在本例子中，控制信号dly_ctrl_p被供给到晶体管M24的栅极，并且，控制信号dly_ctrl_n被供给到晶体管M23的栅极。即，通过分别控制晶体管M23和M24的栅极电压来控制晶体管M23和M24的合成电阻值，并且，由此能够控制由该延迟元件导致的传播延迟时间。
虽然可以在例如开关电容器电路中使用两相非重叠时钟，但是，如果非重叠量改变，那么电路的特性容易改变。在移位寄存器电路中，如果非重叠量变得过小，那么电路将出现故障。关于这一点，根据上述的本实施例，由于即使电路的元件特性变化非重叠量也不变化，因此，可以在例如开关电容器电路或移位寄存器电路中使用两相非重叠时钟。
以下，参照图5描述根据本发明第二实施例的时钟产生电路200。图5是示出根据本发明第二实施例的时钟产生电路200的配置的示图。以下，着眼于与第一实施例不同的点进行描述。
存在许多情况，其中，在时钟产生电路200被应用于流水线AD转换器等时，时钟产生电路200需要用于调整对于模拟信号执行采样的定时的机构。
关于这一点，根据本实施例的时钟产生电路200具有定时调整单元250。定时调整单元250包含缓冲器251至256、选择器电路257和RS触发器258。
缓冲器251至256分别缓冲被第三延迟元件121至126输出的时钟，并将缓冲的时钟供给到选择器电路257的分接头(tap)T1至T6。
选择器电路257根据从外部供给或在内部产生的选择信号sel_data，选择用于置位(set)信号的分接头和用于复位信号的分接头。选择器电路257将由用于置位信号的分接头所接收的时钟供给到RS触发器258的置位端子，并且将由用于复位信号的分接头所接收的时钟供给到RS触发器258的复位端子。
例如，在图6所示的情况下，选择器电路257选择分接头T2作为用于置位信号的分接头，并且选择分接头T5作为用于复位信号的分接头。在这种情况下，选择器电路257将由分接头T2接收的时钟供给到RS触发器258的置位端子，并且将由分接头T5接收的时钟供给到RS触发器258的复位端子。注意，图6是示出本发明第二实施例中的定时调整单元250执行的操作的时序图。
RS触发器258执行与供给到置位端子的时钟的上升同步的置位操作，并且执行与供给到复位端子的时钟的上升同步的复位操作。
例如，在图6所示的情况下，RS触发器258执行与由T2示出的时钟的上升同步的置位操作，并且执行与由T5示出的时钟的上升同步的复位操作。
因此，RS触发器258产生内部时钟CLKI，并将产生的时钟分别供给到第一产生单元130和第二产生单元140。
以此方式，使外部时钟CLK的相位和第三时钟CLK_D的相位与一个时钟周期的延迟一致，并且，内部时钟CLKI被独立地(separately)产生，并分别被供给到第一产生单元130和第二产生单元140。在这种情况下，由第一产生单元130产生的第一时钟CK1和由第二产生单元140产生的第二时钟CK2变为具有适于用作流水线AD转换器的操作时钟的相位的时钟。即，根据本实施例，能够对于外部时钟CLK相对地调整第一时钟CK1的相位和第二时钟CK2的相位，使得其相位适于用作AD转换器的操作时钟。作为其结果，适于AD转换器的操作时钟的采样定时的相位调整是可能的。
以下，参照图7描述根据本发明第三实施例的时钟产生电路300。图7是示出根据本发明第三实施例的时钟产生电路300的配置的示图。以下，着眼于与第二实施例不同的点进行描述。
在第二实施例中，延迟控制单元129以例如电压的形式分别向第一延迟元件101、第二延迟元件102和第三延迟元件121至126供给产生的控制信号。
关于这一点，在本实施例中，时钟产生电路300具有第一产生单元330、第二产生单元340和控制单元320。
控制单元320包含电压-电流转换块331。电压-电流转换块331将从延迟控制单元129输出到第一延迟元件101和第二延迟元件102的控制信号从电压的形式转换成电流的形式。电压-电流转换块331将电流形式的控制信号供给到第一产生单元330和第二产生单元340。
第一产生单元330和第二产生单元340共同包含电流-电压转换块332。电流-电压转换块332将从电压-电流转换块331供给的控制信号从电流的形式转换成电压的形式。电流-电压转换块332将电压形式的控制信号分别供给到第一延迟元件101和第二延迟元件102。
以此方式，由于在电路块之间以电流的形式传送控制信号，因此，能够避免控制信号被电路块之间的电源电压的变化所影响。作为其结果，能够减少在传送的过程中混入控制信号中的误差分量。
下面，参照图8描述根据本发明第四实施例的时钟产生电路400。图8是示出根据本发明第四实施例的时钟产生电路400的配置的示图。以下，着眼于与第一实施例不同的点进行描述。
时钟产生电路400具有控制单元420。控制单元420包含VCO(电压控制振荡器)电路(振荡单元)427、分频器单元433、相位比较单元428和延迟控制单元429。
VCO电路427使用多个第三延迟元件421至423(参见图9)、通过以依赖于由所述多个第三延迟元件421至423导致的传播延迟时间的频率振荡而产生第四时钟CK4。
分频器单元433接收从VCO电路427输出的第四时钟CK4。分频器单元433将接收的第四时钟CK4分频，并产生分频时钟CK5。
相位比较单元428将从分频器单元433接收的分频时钟CK5的相位与外部时钟CLK的相位相比较，并输出根据比较结果的相位误差信号。
根据相位误差信号，延迟控制单元429产生控制信号，使得分频时钟CK5的相位和外部时钟CLK的相位相等(equivalent)。延迟控制单元429将产生的控制信号分别供给到第一延迟元件101、第二延迟元件102和所述多个第三延迟元件421至423。因此，延迟控制单元429进行控制，使得由第一延迟元件101导致的传播延迟时间、由第二延迟元件102导致的传播延迟时间和由第三延迟元件421至423导致的传播延迟时间相应于外部时钟的周期是恒定的。
这里，相位比较单元428和延迟控制单元429对于从VCO电路427输出并且已被分频器单元433分频的分频时钟CK5相对于外部时钟CLK的相位误差执行反馈控制。例如，相位比较单元428和延迟控制单元429对于VCO电路427的振荡频率执行反馈控制，使得分频时钟CK5的相位和外部时钟CLK的相位相等。
在通过VCO电路427、分频器单元433、相位比较单元428和延迟控制单元429使得由多个第三延迟元件421至423导致的传播延迟时间的总和等于目标值的状态下，外部时钟CLK和第四时钟CK4之间的相位关系被锁定。即，VCO电路427、分频器单元433、相位比较单元428和延迟控制单元429构成PLL(相位锁定回路)。
即使当元件特性由于电源电压、温度波动或制造工艺变化而改变时，上述的PLL也被锁定在由多个第三延迟元件421至423导致的传播延迟时间的总和等于目标值的状态中。在这种状态中，延迟控制单元429还向第一延迟元件101和第二延迟元件102供给被供给到多个第三延迟元件421至423的控制信号。因此，由于由第一延迟元件101导致的传播延迟时间和由第二延迟元件102导致的传播延迟时间被稳定在各自的量已变得等于与其目标值相关的值的状态中，因此，第一时钟CK1和第二时钟CK2的非重叠期间变得恒定。即，即使当元件特性由于电源电压、温度波动或制造工艺变化而改变时，也能够输出相位关系相应于外部时钟的周期已被调整为恒定的多个时钟。
下面，参照图9描述VCO电路427的示例性配置。图9是示出本发明第四实施例中的VCO电路427的示例性配置的示图。
在图9中，M3、M6和M9是p沟道MOS晶体管，并且，M1、M2、M4、M5、M7和M8是n沟道MOS晶体管。晶体管M2和M3作为反相器操作。晶体管M5和M6作为反相器操作。晶体管M8和M9作为反相器操作。通过将晶体管M8和M9之间的漏极连接到晶体管M2和M3的栅极而构成具有三个反相器级的环形振荡器。并且，晶体管M1至M3和设置在其下游的负载电容器C构成第三延迟元件421。晶体管M4至M6和设置在其下游的负载电容器C构成第三延迟元件422。晶体管M7至M9和设置在其下游的负载电容器C构成第三延迟元件423。
这里，作为控制信号vco_ctrl的电压被供给到晶体管M1、M4和M7的栅极。即，由于能够通过控制晶体管M1、M4和M7的栅极电压来控制晶体管M1、M4和M7的漏极电流值，因此，能够控制由反相器导致的传播延迟时间。结果，环形振荡器的振荡频率根据控制信号vco_ctrl而改变。在图9的情况下，如果晶体管M1、M4和M7的栅极电压上升，那么环形振荡器的振荡频率变高。以此方式，由环形振荡器的振荡产生的时钟作为第四时钟CK4被缓冲器601输出。
第一延迟元件和第二延迟元件的各自配置(例如，图2所示的电路配置)与第三延迟元件的配置(例如，图9所示的第三延迟元件421至423的电路配置)相同。因此，第一延迟元件、第二延迟元件和第三延迟元件接收相互相同的控制信号，并且根据接收的控制信号被控制为具有相互相关的传播延迟时间。
下面，在图10中示出应用根据本发明第二实施例的时钟产生电路200的图像传感器的例子。
图10所示的图像传感器S1具有传感器像素阵列801、传感器信号输出电路802、水平扫描电路803、时钟产生电路200、垂直扫描电路805和定时控制电路806。附图标记807表示用于依次输出传感器信号的共用输出线。HD表示水平同步信号，并且，VD表示垂直同步信号。
时钟产生电路200与外部时钟CLK同步地产生内部时钟CLKI、第一时钟CK1和第二时钟CK2。
时钟产生电路200将内部时钟CLKI供给到定时控制电路806。定时控制电路806从时钟产生电路200接收内部时钟CLKI，并且从外部接收水平同步信号HD和垂直同步信号VD。因此，定时控制电路806基于水平同步信号HD和垂直同步信号VD，对于水平扫描电路803、垂直扫描电路805和传感器信号输出电路802中的每一个产生与内部时钟CLKI同步的驱动脉冲。
并且，时钟产生电路200将第一时钟CK1和第二时钟CK2供给到水平扫描电路803。水平扫描电路803从时钟产生电路200接收第一时钟CK1和第二时钟CK2，并且从定时控制电路806接收驱动脉冲。因此，水平扫描电路803产生根据第一时钟CK1、第二时钟CK2和驱动脉冲的水平传输信号，并将产生的信号供给到传感器信号输出电路802。
这里，利用本发明的效果，第一时钟CK1和第二时钟CK2的非重叠期间经受很少的由于温度或制造中的变化所导致的变化，这在设计水平扫描电路时是有利的。
以下，在图11中示出应用根据本发明第二实施例的时钟产生电路200的图像传感器的另一例子。以下，着眼于与图10所示的图像传感器S1不同的点进行描述。
图11所示的图像传感器(集成电路)S2具有AD转换器901。附图标记902表示用于依次输出数字化传感器信号的共用数字输出线。AD转换器901中的电路的类型是流水线AD转换电路。一般地，流水线AD转换电路使用具有非重叠期间的两相时钟来操作，并且，非重叠期间的变化容易导致特性的变化，并且限制电路操作余量。
关于这一点，利用本发明的效果，时钟产生电路200向AD转换器901供给已被调整使得由于温度或制造中的变化所导致的非重叠期间的变化被减小的第一时钟CK1和第二时钟CK2。AD转换器901使用从时钟产生电路200输出的第一时钟CK1和第二时钟CK2操作。因此，AD转换器901可以以高速度和以高精度对于从传感器信号输出电路802输出的传感器信号(模拟信号)执行A/D转换处理。
虽然已参照示例性实施例描述了本发明，但应理解，本发明不限于公开的示例性实施例。以下的权利要求的范围应被赋予最宽的解释，以包含所有这样的修改以及等同的结构和功能。
Claims (11)
1.一种时钟产生电路，所述时钟产生电路产生并输出相对于外部时钟各具有不同延迟时间的多个时钟，所述时钟产生电路包含：
第一产生单元，所述第一产生单元通过使所述外部时钟通过第一延迟元件，而产生相对于所述外部时钟具有第一延迟时间的第一时钟，并且输出产生的第一时钟，其中所述第一延迟时间依赖于所述第一延迟元件的传播延迟时间；
第二产生单元，所述第二产生单元通过使所述外部时钟通过第二延迟元件，而产生相对于所述外部时钟具有第二延迟时间的第二时钟，并且输出产生的第二时钟，其中所述第二延迟时间依赖于所述第二延迟元件的传播延迟时间；和
控制单元，所述控制单元使用各具有与所述第一延迟元件的传播延迟时间相关并与所述第二延迟元件的传播延迟时间相关的传播延迟时间的多个第三延迟元件，产生用于控制所述多个第三延迟元件使得所述多个第三延迟元件的传播延迟时间的总和与依赖于所述外部时钟的周期的目标值对应的控制信号，并且使用所述控制信号来控制所述第一延迟元件的传播延迟时间、所述第二延迟元件的传播延迟时间和所述多个第三延迟元件的传播延迟时间。
2.根据权利要求1的时钟产生电路，其中，
所述第一时钟和所述第二时钟具有非重叠期间。
3.根据权利要求1的时钟产生电路，其中，
所述控制单元包含：
包含所述多个第三延迟元件的时钟产生单元，所述时钟产生单元通过使所述外部时钟通过所述多个第三延迟元件，而产生相对于所述外部时钟具有第三延迟时间的第三时钟，其中所述第三延迟时间依赖于所述多个第三延迟元件的传播延迟时间的总和；
相位比较单元，所述相位比较单元将由所述时钟产生单元产生的所述第三时钟的相位与所述外部时钟的相位相比较，并输出根据比较结果的相位误差信号；和
延迟控制单元，所述延迟控制单元根据所述相位误差信号产生控制信号，使得所述多个第三延迟元件的传播延迟时间的总和与所述目标值对应，并且，通过将所述控制信号分别供给到所述第一延迟元件、所述第二延迟元件和所述多个第三延迟元件进行控制，使所述第一延迟元件的传播延迟时间、所述第二延迟元件的传播延迟时间和所述多个第三延迟元件的传播延迟时间相应于所述外部时钟的周期是恒定的。
4.根据权利要求1的时钟产生电路，其中，
所述控制单元包含：
包含所述多个第三延迟元件的振荡单元，所述振荡单元通过使用所述多个第三延迟元件从而以依赖于所述多个第三延迟元件的传播延迟时间的总和的频率振荡，以产生第四时钟；
分频器单元，所述分频器单元对所述第四时钟分频并产生分频时钟；
相位比较单元，所述相位比较单元将从所述分频器单元接收的所述分频时钟的相位与所述外部时钟的相位相比较，并输出根据比较结果的相位误差信号；和
延迟控制单元，所述延迟控制单元根据所述相位误差信号产生控制信号，使得所述分频时钟的相位和所述外部时钟的相位相等，并且通过将所述控制信号分别供给到所述第一延迟元件、所述第二延迟元件和所述振荡单元进行控制，使得所述第一延迟元件的传播延迟时间、所述第二延迟元件的传播延迟时间和所述多个第三延迟元件的传播延迟时间相应于所述外部时钟的周期是恒定的。
5.根据权利要求1的时钟产生电路，其中，
所述第一延迟元件、所述第二延迟元件和所述多个第三延迟元件接收相互相同的控制信号，并且根据接收的控制信号而被控制为具有相互相关的传播延迟时间。
6.根据权利要求1的时钟产生电路，其中，
所述第一延迟元件、所述第二延迟元件和所述多个第三延迟元件具有相互相同的结构。
7.一种时钟产生电路，所述时钟产生电路产生并输出相对于外部时钟具有非重叠期间的多个时钟，所述时钟产生电路包含：
包含第一延迟元件的第一产生单元，所述第一产生单元通过使所述外部时钟通过所述第一延迟元件，而产生相对于所述外部时钟具有第一延迟时间的第一时钟，并且输出产生的第一时钟，其中所述第一延迟时间依赖于所述第一延迟元件的传播延迟时间；
包含第二延迟元件的第二产生单元，所述第二产生单元通过使所述外部时钟通过所述第二延迟元件，而产生相对于所述外部时钟具有第二延迟时间的第二时钟，并且输出产生的第二时钟，其中所述第二延迟时间依赖于所述第二延迟元件的传播延迟时间；和
包含多个第三延迟元件的控制单元，所述控制单元通过使所述外部时钟通过所述多个第三延迟元件，而产生用于控制所述多个第三延迟元件使得由所述多个第三延迟元件导致的传播延迟时间的总和与依赖于所述外部时钟的周期的目标值对应的控制信号，并且通过将所述控制信号分别供给到所述第一延迟元件、所述第二延迟元件和所述多个第三延迟元件，而控制所述第一延迟元件的传播延迟时间、所述第二延迟元件的传播延迟时间和所述多个第三延迟元件的传播延迟时间。
8.一种时钟产生电路，所述时钟产生电路产生并输出相对于外部时钟具有非重叠期间的多个时钟，所述时钟产生电路包含：
包含第一延迟元件的第一产生单元，所述第一产生单元通过使所述外部时钟通过所述第一延迟元件，而产生相对于所述外部时钟具有第一延迟时间的第一时钟，并且输出产生的第一时钟，其中所述第一延迟时间依赖于所述第一延迟元件的传播延迟时间；
包含第二延迟元件的第二产生单元，所述第二产生单元通过使所述外部时钟通过所述第二延迟元件，而产生相对于所述外部时钟具有第二延迟时间的第二时钟，并且输出产生的第二时钟，其中所述第二延迟时间依赖于所述第二延迟元件的传播延迟时间；和
包含多个第三延迟元件的控制单元，所述控制单元以依赖于由所述多个第三延迟元件导致的传播延迟时间的总和的频率振荡，以产生第三时钟，通过将对产生的第三时钟进行分频所获得的分频时钟的相位与所述外部时钟的相位相比较，而产生用于控制所述多个第三延迟元件使得所述多个第三延迟元件的传播延迟时间的总和与依赖于所述外部时钟的周期的目标值对应的控制信号，并且通过将所述控制信号分别供给到所述第一延迟元件、所述第二延迟元件和所述多个第三延迟元件，而控制所述第一延迟元件的传播延迟时间、所述第二延迟元件的传播延迟时间和所述多个第三延迟元件的传播延迟时间。
9.一种集成电路，包含：
根据权利要求1的时钟产生电路；和
使用从所述时钟产生电路输出的所述第一时钟和所述第二时钟而操作的AD转换器。
10.一种集成电路，包括：
根据权利要求7的时钟产生电路；和
使用从所述时钟产生电路输出的所述第一时钟和所述第二时钟而操作的AD转换器。
11.一种集成电路，包括：
根据权利要求8的时钟产生电路；和
使用从所述时钟产生电路输出的所述第一时钟和所述第二时钟而操作的AD转换器。
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