WO2003061129A1 - Circuit generateur d'impulsions - Google Patents

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WO2003061129A1
WO2003061129A1 PCT/JP2002/000233 JP0200233W WO03061129A1 WO 2003061129 A1 WO2003061129 A1 WO 2003061129A1 JP 0200233 W JP0200233 W JP 0200233W WO 03061129 A1 WO03061129 A1 WO 03061129A1
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circuit
phase
reference signal
clock
clock generation
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PCT/JP2002/000233
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Inventor
Akira Takahashi
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Definitions

  • the present invention relates to a clock generation circuit that generates a clock synchronized with a reference signal in a digital transmission system.
  • FIG. 9 is a configuration diagram of a conventional clock generation circuit, for example, where 1 is a reference signal, 3 is a selection signal for selecting one of a plurality of reference signals, 4 is a selection circuit, 5 is a PLL circuit, and 6 is a PLL circuit. Is a generated clock.
  • the following shows the configuration of the PLL circuit, 21 is a phase comparator, 22 is a low-pass filter, 23 is an amplifier, 24 is a reference voltage source, 25 is a voltage controlled oscillator, and 26 is a minute control circuit. It is a circulator.
  • FIG. 9 shows a case where two reference signals 1a and 1b are input for explanation.
  • the phase of the selected reference signal 1 and the phase of the signal output from the frequency divider 26 are compared by the phase comparator 21.
  • the output of the phase comparator 21 outputs a signal corresponding to the phase difference between the selected reference signal 1 and the output signal of the frequency divider 26.
  • This phase difference signal is smoothed by the low-pass filter 22, and the potential difference from the reference voltage source 24 is amplified by the amplifier 23.
  • the voltage controlled oscillator 25 is operated with the output voltage of the amplifier 23, and the clock signal 6 synchronized with the selected reference signal 1 is output.
  • the frequency divider 26 divides the generated clock 6 and generates a signal for phase comparison with the reference signal 1.
  • FIG. 10 shows the output of the selection circuit 4 selected by the plurality of reference signals 1 and the selection signal 3, the generated clock 6, and the output signal of the frequency divider 26.
  • 1001 in FIG. 10 is a state where the reference signal 1a is selected by the selection circuit 4 by the selection signal 3, and the frequency divider 26 and the generated clock 6 are also synchronized with the reference signal 1a. I have.
  • 1002 in FIG. 10 is a state in which the selection circuit 4 is switched by the selection signal 3 and the reference signal 1b is selected. At this time, the generated clock is generated with respect to the newly selected reference signal 1b. 6 and divider 26 are out of phase.
  • the phase comparator 21 outputs a phase difference signal in proportion to this phase shift, performs smoothing by the one-pass filter 22 and amplification by the amplifier 23, and controls the oscillation frequency of the voltage controlled oscillator 25. Then, the operation is performed so that the phase of the output of the frequency divider 26 and the reference signal 1 b selected by the selection circuit 4 match.
  • FIG. 10 shows a state in which the generated clock 6 and the output of the frequency divider 26 are synchronized with the new reference signal 1b after switching by the above circuit operation.
  • the phase difference between the selected reference signal 1 and the generated clock 6 is called a stationary phase error.
  • the phase difference can be reduced by increasing the loop gain of the PLL circuit 5, but the reference signal 1 When switching, it follows the phase change of the reference signal 1, which has the disadvantage that the transient phase fluctuation of the generated clock 6 becomes large.
  • the generated phase of the generated clock 6 when the stationary phase error and the reference signal 1 are switched Are in a trade-off relationship.
  • the voltage controlled oscillator 25 includes a VCXO (Voltage Controlled Osci 1 1 oscillator) using crystal and a VCO (Voltage Controlled Osci 11 ator) using coils and capacitors, but VCXO is integrated.
  • VCXO Voltage Controlled Osci 1 1 oscillator
  • VCO Voltage Controlled Osci 11 ator
  • the conventional clock generation circuit is configured as described above, it is necessary to adjust the reference voltage source to match the phase of the reference signal and the generated clock.
  • the steady-state phase error and the transient response control at the time of switching the reference signal are controlled with high accuracy, it is difficult to integrate a low-pass filter and a voltage-controlled oscillator.
  • the degree of freedom in design was not high because the loop gain of the LL circuit depended on the time constant of the low-pass filter.
  • the present invention has been made in order to solve the above-mentioned problems, and does not require adjustment for matching the phases of a reference signal and a generated clock, so that all components in the circuit can be integrated.
  • the purpose is to make it possible to control the transient response at the time of switching the reference signal with high accuracy and to provide a high degree of design freedom. Disclosure of the invention
  • the clock generation circuit according to the present invention includes:
  • a clock generation circuit for selecting one of a plurality of reference signals and generating a clock synchronized with the selected reference signal comprising:
  • a selection circuit for selecting one of a plurality of the preceding-stage PLL circuit outputs
  • a post-stage PLL circuit that is cascaded with the plurality of pre-stage PLL circuits, receives the selected output, and generates the clock.
  • the clock generation circuit is further provided for each output of the plurality of pre-stage PLL circuits, and sets a phase of an output of the pre-stage PLL circuit corresponding to the selected reference signal to a phase of an output of another pre-stage PLL circuit. It is characterized by having a plurality of phase adjustment circuits for matching.
  • the phase adjustment circuit includes a ring counter and a selection circuit for selecting one of the multi-phase outputs of the ring counter.
  • the plurality of pre-stage PLL circuits perform frequency synchronization with the respective reference signals,
  • the post-stage PLL circuit performs phase synchronization with the selected reference signal
  • the clock generation circuit further includes a plurality of phase adjustment circuits provided for each output of the plurality of pre-stage PLL circuits. Controlling the phase adjustment circuit corresponding to the selected reference signal so that the phase of the generated signal obtained by dividing the clock is matched with the phase of the generated reference signal.
  • the plurality of phase adjustment circuits include a pre-stage P corresponding to the selected reference signal.
  • the clock generation circuit includes:
  • the clock generation circuit includes:
  • the phase adjustment circuit is controlled in proportion to a frequency division period of the generated clock.
  • FIG. 1 is a configuration diagram of a clock generation circuit according to the first embodiment.
  • FIG. 2 shows waveforms at various parts of the clock generation circuit according to the first embodiment.
  • FIG. 3 is a configuration diagram of a clock generation circuit according to the second embodiment.
  • FIG. 4 is a configuration diagram of the phase adjustment circuit according to the third embodiment.
  • FIG. 5 shows waveforms at various parts of the phase adjustment circuit according to the third embodiment.
  • FIG. 6 is a configuration diagram of a clock generation circuit according to the fourth embodiment.
  • FIG. 7 is a configuration diagram of a clock generation circuit according to the fifth embodiment.
  • FIG. 8 is a configuration diagram of a clock generation circuit according to the sixth embodiment.
  • FIG. 9 is a configuration diagram of a clock generation circuit according to a conventional technique.
  • FIG. 10 shows waveforms at various parts of the clock generation circuit according to the conventional technique.
  • 1 is a reference signal
  • 2 is a PLL circuit
  • 3 is a selection signal
  • 4 is a selection circuit
  • FIG. 5 is a PLL circuit, and 6 is a generated clock.
  • FIG. 2 shows the waveform of each part in FIG.
  • each of the reference signals 1 is input to the PLL circuit 2. That is, reference signal 1a is sent to PLL circuit 2a, and reference signal 1b is sent to PLL circuit. Entered in Road 2b.
  • the PLL circuit 2a and the PLL circuit 2b output primary clocks synchronized with the input reference signal 1a and reference signal 1b, respectively.
  • the selection circuit 4 selects one of the primary clocks synchronized with the reference signal output from each PLL circuit 2 by the selection signal 3 and inputs it to the PLL circuit 5 of the next stage.
  • the PLL circuit 5 outputs the generated clock 6 synchronized with the selected primary clock.
  • Reference numerals 201 and 202 in FIG. 2 show waveforms of respective parts when the reference signal 1a is selected by the selection signal 3.
  • the output of the PLL circuit 2a is synchronized with the reference signal 1a
  • the output of the PLL circuit 2b is synchronized with the reference signal 1b.
  • Reference signal 1a is selected. Therefore, the generated clock 6 is phase-synchronized with the reference signal 1a.
  • the selection circuit 4 is in a state of selecting the reference signal 1 a by the selection signal 3. Therefore, the generated clock 6 is not phase-synchronized with the reference signal 1b.
  • Reference numeral 203 in FIG. 2 shows the waveform of each part immediately after the reference signal selected by the selection circuit 4 is switched to the reference signal 1 b by the selection signal 3.
  • the output of the selection circuit 4 is synchronized with the reference signal 1 b, but the PLL circuit 5 is in a transient state synchronized with the switched reference signal 1 b, and the generated clock 6 is still in the reference signal 1 b Phase is not synchronized.
  • reference numeral 204 denotes a waveform of each part when a steady state is reached after a lapse of time.
  • the generated clock 6 is applied to the reference signal 1 b selected by the selection circuit 4 by the selection signal 3. Phase-synchronized.
  • a PLL circuit 2 is provided for each reference signal 1 to generate a primary clock synchronized with each reference signal 1, and one of these primary clocks is selected.
  • the next stage PLL circuit 5 In the conventional technology, when the reference signal 1 is switched based on the selection signal 3, the phase difference between the reference signal 1 before the switching and the reference signal 1 after the switching is reduced in the prior art. In this embodiment, the phase difference between before and after the switching of the primary clock output from the PLL circuit 2 is directly input to the PLL circuit 5 that generates the clock. Will be entered. As shown in Fig. 2, by generating a primary clock faster than the reference signal 1, it is possible to greatly reduce the phase difference input to the PLL circuit 5 when the reference signal 1 is switched. As a result, the phase fluctuation of the generated clock 6 output from the PLL circuit 5 can be greatly reduced, and a stable clock can be supplied as a system.
  • the PLL circuit 2 since the PLL circuit 2 is provided for each reference signal 1, the phase jump of the input signal due to the switching does not occur in each PLL circuit 2. Therefore, in the case of the present invention, the loop gain of the PLL circuit 2 should be set to be large in order to solve the problem of setting the loop gain of the PLL circuit, which was a trade-off with the transient response due to the phase jump of the input signal in the conventional technology. Can be. As a result, the phase adjustment required in the related art can be made unnecessary. Similarly, in the PLL circuit 5, the phase jump of the input signal is significantly reduced, so that the loop gain can be increased and the phase adjustment can be unnecessary.
  • the fact that the phase jump of the input signal in both the PLL circuit 2 and the PLL circuit 5 is significantly reduced means that the loop gain can be set large as described above, and the control accuracy of the transient response can be reduced. Leads to. Therefore, the voltage controlled oscillator 25 and the low-pass filter 22 can be integrated, and the device can be reduced in size and power consumption can be reduced.
  • Embodiment 1 shows an example in which two types of reference signals 1 are input. However, the present invention is also effective when a large number of reference signals 1 are input. Also, although the case where two-stage PLL circuits are cascaded has been described, a configuration in which multi-stage PLL circuits are cascade-connected may be employed regardless of this example.
  • Embodiment 2
  • Embodiment 2 will be described with reference to the drawings.
  • 1 is the reference signal
  • 2 is the (pre-stage) PLL circuit
  • 3 is the selection signal
  • 4 is the selection circuit
  • 5 is the (post-stage) PLL circuit
  • 6 is the generated clock
  • 7 is the phase adjustment circuit
  • 8 is the phase A comparison circuit 9 is a control circuit.
  • a phase adjustment circuit 7 is provided at each output of the PLL circuit 2 to which the reference signal 1 is input, and the phase adjustment circuit 7 is provided by the selection signal 3 via the PLL circuit 2 corresponding to the reference signal 1 selected by the selection circuit 4.
  • the phase of the primary clock output from the phase adjustment circuit 7 via the PLL circuit 2 corresponding to the other reference signal 1 matches the phase of the primary clock output from the phase adjustment circuit 7 Things.
  • the phase of the selected primary clock and the other primary clocks are compared by the phase comparison circuit 8, and the control circuit 9 adjusts the phase to output the unselected primary clock so that both phases match. Control the circuit.
  • the phases of the other non-selected primary clocks are controlled so as to match the phase of the selected primary clock. Even if the switching is performed, no phase jump occurs in the signal input to the PLL circuit 5, so that the advantages of the non-adjustment and the integration shown in the first embodiment are inherited, and a more stable cut-off is achieved.
  • the third embodiment is different from the second embodiment in that the phase adjustment circuit 7 in the second embodiment is a ring cow. It is composed of an inverter and a selection circuit.
  • FIG. 4 1 is a reference signal
  • 2 is a (previous stage) PLL circuit
  • 7 is a phase adjustment circuit
  • 10 is a flip-flop
  • 11 is a NOR circuit
  • 12 is a selection circuit
  • 13 is a control signal
  • 14 Is the output of the phase adjustment circuit.
  • FIG. 5 shows the waveform of each part in FIG.
  • the ring counter composed of the flip-flop 10 and the NOR circuit 11 is driven by the primary clock output from the PLL circuit 2.
  • the outputs of the flip-flops 10a to 10y are multi-phase signals corresponding to the number of stages in the ring counter.
  • the phase adjustment circuit 7 is configured by selecting one of these polyphase signals using the selection circuit 12.
  • the outputs of the flip-flops 10a to 10y have periodicity.
  • the selection circuit 12 sets the flip-flop 10 a Just select the output.
  • the output of the flip-flop 10 selected by the selection circuit 12 is selected cyclically. This allows the phase adjustment range in the phase adjustment circuit 7 to be infinite.
  • the number of stages of the flip-flops 10 constituting the ring controller in the phase adjustment circuit 7 is determined according to the speed of the primary clock output from the PLL circuit 2. Specifically, the number of flip-flops 10 is determined as the resolution required for phase adjustment control so that no phase jump occurs in the generated clock 6 output from the PLL circuit 5 when switching is performed by the selection circuit 4. Is done.
  • phase adjustment circuit 7 By configuring the phase adjustment circuit 7 as described above, the phase adjustment range can be made infinite, and the control resolution of the phase adjustment can be set freely. Embodiment 4.
  • the PLL circuit 2 for each reference signal 1 shown in the first embodiment performs frequency synchronization with the reference signal, and one of these frequency-synchronized signals is selected by the selection circuit 4. Then, the selected signal is input to the next-stage PLL circuit 5, and the next-stage PLL circuit 5 performs phase synchronization with the selected reference signal 1.
  • 1 is the reference signal
  • 2 is the (pre-stage) PLL circuit
  • 3 is the selection signal
  • 4 is the selection circuit
  • 5 is the (post-stage) PLL circuit
  • 6 is the generated clock
  • 7 is the phase adjustment circuit
  • 8 is the phase A comparison circuit
  • 9 is a control circuit
  • 15 is a selection circuit
  • 16 is a phase comparison circuit
  • 17 is a control circuit
  • 18 is a frequency division circuit
  • 19 is a selection circuit
  • 20 is a selection circuit.
  • Each of the plurality of reference signals 1 to be input is input to the PLL circuit 2.
  • a primary clock frequency-synchronized with the input reference signal 1 is output from the PLL circuit 2, and the primary clock is input to the selection circuit 4 via the phase adjustment circuit 7, and is input by the selection signal 3 respectively.
  • One of the primary clocks is selected and input to the PLL circuit 5.
  • the generated clock 6 is output from the PLL circuit 5.
  • the reference signal 1 is input to the selection circuit 15, and one reference signal 1 is selected by the selection signal 3.
  • the selection circuit 15 and the selection circuit 4 select the same system of the reference signal 1 and the frequency-synchronized primary clock.
  • the phase comparison circuit 16 compares the phase of the reference signal 1 selected by the selection circuit 15 with the signal obtained by dividing the generated clock 6 by the frequency division circuit 18.
  • the phase comparison result is input to the control circuit 17 and used for controlling the phase adjustment circuit 7 corresponding to the selected reference signal 1.
  • the phase adjusting circuit 7 performs an operation of matching the phases of the reference signal 1 and the frequency-divided signal output from the frequency-dividing circuit 18.
  • the phase comparator 8 compares the phase of the primary clock output from the PLL circuit 2 to which the selected reference signal 1 is input with the phase of the primary clock output from the PLL circuit 2 to which the other reference signal 1 is input. Compare.
  • the phase comparison result is input to the control circuit 9 and used to control the phase adjustment circuit 7 corresponding to another reference signal 1.
  • the phase adjustment circuit 7 performs an operation of matching the phases of the primary clock corresponding to the selected reference signal 1 and the primary clock corresponding to 1 with the other reference signals.
  • the selection circuits 19 and 20 control the phase adjustment circuit 7 corresponding to the selected reference signal 1 and the phase adjustment circuit 7 corresponding to the other reference signals in response to the selection signal 3. select.
  • the first stage PLL circuit 2 performs frequency synchronization with the reference signal 1 and the next stage PLL circuit 5 performs phase synchronization with the selected reference signal 1.
  • the generated clock 6 that is frequency-synchronized with the selected reference signal 1
  • the phase of the primary clock corresponding to the selected reference signal 1 is made to match the phase of the primary clock corresponding to the other reference signal 1, so that the selection circuit 4 When the reference signal 1 is switched in step, a phase jump does not occur in the signal input to the PLL circuit 5, so that a stable clock can be supplied.
  • control circuits 17 and 9 for controlling the phase adjustment circuit 7 in the fourth embodiment are controlled in proportion to the cycle of the selected reference signal 1.
  • 1 is a reference signal
  • 2 is a (pre-stage) PLL circuit
  • 3 is a selection signal
  • 4 is a selection circuit
  • 5 is a (post-stage) PLL circuit
  • 6 is a generated clock
  • 7 is a generated clock.
  • 8 is a phase comparison circuit
  • 9 is a control circuit
  • 15 is a selection circuit
  • 16 is a phase comparison circuit
  • 17 is a control circuit
  • 18 is a frequency divider circuit
  • 18 is a selection circuit
  • 20 is a selection circuit. It is a selection circuit.
  • Embodiment 5 determines the transient response when the reference signal 1 selected by the selection signal 3 is switched.
  • Embodiment 5 can perform the control with high accuracy as compared with the conventional technology in which the transient response is controlled by the frequency characteristic of the one-pass filter.
  • the degree of freedom in designing the transient response when the reference signal 1 is switched is limited due to the feasibility of the frequency response of the low-pass filter, but in the fifth embodiment, it is based on the logic circuit processing. Since control is performed, there is the advantage that the degree of freedom in design is high.
  • control circuits 17 and 9 for controlling the phase adjustment circuit 7 in the fourth embodiment are controlled in proportion to the period of the signal obtained by dividing the generated clock 6 by the frequency divider 18. Is what you do.
  • 1 is the reference signal
  • 2 is the (pre-stage) PLL circuit
  • 3 is the selection signal
  • 4 is the selection circuit
  • 5 is the (post-stage) PLL circuit
  • 6 is the generated clock
  • 7 is the phase adjustment circuit
  • 8 is the phase A comparison circuit
  • 9 is a control circuit
  • 15 is a selection circuit
  • 16 is a phase comparison circuit
  • 17 is a control circuit
  • 18 is a frequency division circuit
  • 19 is a selection circuit
  • 20 is a selection circuit.
  • the control cycle determines the transient response when the reference signal 1 selected by the selection signal 3 is switched.
  • Embodiment 6 can perform the control with high accuracy as compared with the conventional technique in which the transient response is controlled by the frequency characteristic of the low-pass filter.
  • the reference signal 1 was switched due to the feasibility of the frequency response of the one-pass filter.
  • the sixth embodiment performs control based on logic circuit processing, and thus has the advantage of high degree of freedom in design.
  • the PLL circuit is provided for each input reference signal, one of the outputs of the PLL circuit provided for each reference signal is selected, and the clock is output to the next-stage PLL circuit.
  • the input configuration is adopted, and multiple stages of PLL circuits are connected in cascade.
  • a phase adjustment circuit is provided at the output of the PLL circuit provided for each reference signal, and the output phase of the PLL circuit that inputs the selected reference signal and the P that receives another reference signal are input using the phase adjustment circuit.
  • the output phase of the LL circuit is matched, and the phase adjustment circuit is composed of a ring counter and a selection circuit that selects one of the polyphase outputs of the ring counter.
  • frequency synchronization with the reference signal is performed by a PLL circuit provided for each reference signal, and one of them is selected, and phase synchronization with the reference signal is performed by the next PLL circuit.
  • the circuit is controlled in proportion to the period of the reference signal or the generated clock signal.
  • the configuration in which the PLL circuits 2 are provided for the respective reference signals 1 does not cause a phase jump of the input signal due to the switching in each of the PLL circuits 2. Therefore, in the conventional technology, the phase jump of the input signal With respect to the problem of setting the loop gain of the PLL circuit, which was trade-off due to the transient response, in the case of the present invention, the loop gain of the PLL circuit 2 can be set large. As a result, the phase adjustment required in the related art can be made unnecessary. Similarly, for the PLL circuit 5, the phase jump of the input signal is significantly reduced, so that the loop gain can be increased and the phase adjustment can be omitted.
  • the fact that the phase jump of the input signal is significantly reduced for both the PLL circuit 2 and the PLL circuit 5 means that the loop gain can be set large as described above, and the control accuracy of the transient response can be reduced. This leads to this. Therefore, the voltage controlled oscillator 25 and the single pass filter 22 can be integrated, and the device can be reduced in size and power consumption can be reduced.
  • phase adjustment circuit 7 By configuring the phase adjustment circuit 7, the phase adjustment range can be made infinite, and the control resolution of the phase adjustment can be set freely.
  • the first stage PLL circuit 2 synchronizes the frequency of the reference signal 1 and the next stage PLL circuit 5 synchronizes the phase with the reference signal 1 selected.
  • a phase that matches the selected reference signal 1. This can be used, for example, for frame phase signals.
  • the phase of the primary clock corresponding to the selected reference signal 1 matches the phase of the primary clock corresponding to the other reference signal 1. Therefore, when the reference signal 1 is switched by the selection circuit 4 based on the selection signal 3, no phase jump occurs in the signal input to the PLL circuit 5, so that a stable clock can be supplied.
  • Embodiment 5 can control with high accuracy compared to the case where the transient response is controlled by the frequency characteristic of the low-pass filter as in the conventional technology.
  • the design flexibility of the transient response when the reference signal 1 is switched is limited due to the feasibility of the frequency response of the low-pass filter. Since control is performed, there is an advantage that the degree of freedom in design is high.
  • Embodiment 6 can control with high accuracy compared to the case where the transient response is controlled by the frequency characteristics of the low-pass filter as in the conventional technology.
  • the degree of freedom in designing the transient response when the reference signal 1 is switched was limited due to the feasibility of the frequency response of the low-pass filter, but in Embodiment 6, the control based on the logic circuit processing was performed. Therefore, there is an advantage that design flexibility is high.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明 細 クロック生成回路 技術分野
この発明は、 ディジタル伝送システムにおいて基準信号に同期したク ロックを生成するクロック生成回路に関するものである。 背景技術 .
図 9は例えば従来のクロック生成回路の構成図であり、 図において 1 は基準信号、 3は複数の基準信号の中から 1つを選択する選択信号、 4 は選択回路、 5は P L L回路、 6は生成クロックである。 また、 以下は P L L回路を構成するものであり、 2 1は位相比較器、 2 2はローパス フィル夕、 2 3は増幅器、 2 4は基準電圧源、 2 5は電圧制御発振器、 2 6は分周器である。
次に動作について説明する。 複数の基準信号 1を入力し、 選択信号 3 により選択回路 4で 1つの基準信号を選択する。 図 9においては、 説明 のため 2つの基準信号 1 aおよび 1 bを入力する場合を示している。 次 に、 選択した基準信号 1と分周器 2 6から出力される信号の位相を位相 比較器 2 1で比較する。 位相比較器 2 1の出力には、 選択された基準信 号 1と分周器 2 6の出力信号の位相差に対応する信号が出力される。 こ の位相差信号はローパスフィルタ 2 2で平滑化され、 基準電圧源 2 4と の電位差は増幅器 2 3で増幅される。 増幅器 2 3の出力電圧で電圧制御 発振器 2 5を動作させ、 選択した基準信号 1と位相同期したクロック信 号 6を出力する。 分周器 2 6は生成クロック 6を分周し、 基準信号 1と 位相比較するための信号を生成する。 図 1 0は、 複数の基準信号 1と選択信号 3により選択された選択回路 4の出力と生成クロック 6および分周器 2 6の出力信号を示したもので ある。 図 1 0の 1 0 0 1は選択信号 3により選択回路 4にて基準信号 1 aが選択されている状態であり、 分周器 2 6および生成クロック 6も基 準信号 1 aに同期している。
図 1 0の 1 0 0 2は選択信号 3により選択回路 4が切り替わり、 基準 信号 1 bを選択している状態であり、 この時点では新たに選択された基 準信号 1 bに対して生成クロック 6および分周器 2 6の出力の位相がず れている状態にある。 この位相のずれに比例して位相比較器 2 1が位相 差信号を出力して、 口一パスフィルタ 2 2で平滑化と増幅器 2 3による 増幅を行い、 電圧制御発振器 2 5の発信周波数を制御して分周器 2 6の 出力と選択回路 4で選択した基準信号 1 bとの位相が一致するように動 作する。
図 1 0の 1 0 0 3では上記回路動作により、 切替後の新たな基準信号 1 bに対して生成クロック 6および分周器 2 6の出力が同期している状 態である。
従来回路では、 選択した基準信号 1と生成クロック 6の位相を一致さ せるために、 基準電圧源 2 4の調整が必要であった。 定常状態において、 選択した基準信号 1と生成クロック 6の位相差は定常位相誤差と呼ばれ、 P L L回路 5のループゲインを大きくすることで位相差を小さくするこ とができるが、 基準信号 1を切り替えた場合に基準信号 1の位相変化に 追随するため、 生成クロック 6の過渡的な位相変動が大きくなる欠点が あり、 定常位相誤差と基準信号 1を切り替えた場合に発生する生成クロ ック 6の位相変動量はトレードオフの関係にある。
さらに、 通常ローパスフィルタ 2 2は抵抗やコンデンサ等で構成され ているため、 フィル夕性能の精度をあげようとすると集積化が困難であ つた。 電圧制御発振器 25には水晶を用いた VCXO (Vo l t a g e Co n t r o l l e d X t a 1 O s c i l l a t o r) や、 コイル やコンデンサを用いた VCO (Vo l t a g e Co n t r o l l e d O s c i 1 1 a t o r ) があるが、 V C X Oは集積化が困難であり、 V C Oは変調感度が非常に大きいため P L L回路のループゲインが大きく なってしまうことから基準信号切替時の生成クロックの位相変動が大き くなる問題点があった。
従来のクロック生成回路は以上のように構成されているので、 基準信 号と生成クロックの位相を一致させるためには基準電圧源の調整が必要 である。 そして、 定常位相誤差や基準信号切替時の過渡応答制御を高精 度に制御する場合には、 ローパスフィルタや電圧制御発振器の集積化が 困難であること、 及び基準信号切替時の過渡応答は P LL回路のループ ゲインゃローパスフィル夕の時定数に依存することから設計自由度が高 くないなどの問題点があった。
この発明は上記のような問題点を解消するためになされたもので、 基 準信号と生成クロックの位相を一致させるための調整が不要であり、 回 路内の構成要素の全てを集積可能とすると共に、 基準信号切替時の過渡 応答を高精度に制御可能とし、 かつ高い設計自由度を提供することを目 的とする。 発明の開示
本発明に係るクロック生成回路は、
複数の基準信号のうち 1つを選択し、 選択した基準信号に同期したク ロックを生成するクロック生成回路であって、 以下の要素を有すること を特徴とする
( 1 ) 前記複数の基準信号毎に設けられ、 それぞれの基準信号に同期す る出力を生成する複数の前段 P LL回路
(2) 複数の前記前段 PLL回路出力のうち 1つを選択する選択回路
(3) 前記複数の前段 PL L回路と従属接続し、 選択した前記出力を入 力し、 前記クロックを生成する後段 PLL回路。 前記クロック生成回路は、 更に、 前記複数の前段 PL L回路の出力毎 に設けられ、 前記選択した基準信号に対応する前段 PLL回路の出力の 位相に、 他の.前段 P L L回路の出力の位相を一致させる複数の位相調整 回路を有することを特徴とする。 前記位相調整回路は、 リングカウン夕と、 前記リングカウン夕の多相 出力から 1つを選択する選択回路とを有することを特徴とする。 前記複数の前段 P L L回路は、 前記それぞれの基準信号との周波数同 期を行い、
前記後段 PLL回路は、 前記選択した基準信号との位相同期を行い、 クロック生成回路は、 更に、 前記複数の前段 PLL回路の出力毎に設 けられた複数の位相調整回路を有し、 前記選択した基準信号の位相に、 生成した前記クロックを分周した信号の位相を一致させるように、 前記 選択した基準信号に対応した位相調整回路を制御し、
前記複数の位相調整回路は、 前記選択した基準信号に対応する前段 P
LL回路の出力の位相に、 他の前段 P LL回路の出力の位相を一致させ ることを特徴とする。 本発明に係るクロック生成回路は、
前記選択した基準信号の周期に比例して、 前記位相調整回路を制御す ることを特徴とする。 本発明に係るクロック生成回路は、
前記生成クロックの分周周期に比例して、 前記位相調整回路を制御す ることを特徴とする。 図面の簡単な説明
図 1は、 実施の形態 1によるクロック生成回路の構成図である。
図 2は、 実施の形態 1によるクロック生成回路の各部の波形である。 図 3は、 実施の形態 2によるクロック生成回路の構成図である。
図 4は、 実施の形態 3による位相調整回路の構成図である。
図 5は、 実施の形態 3による位相調整回路の各部の波形である。
図 6は、 実施の形態 4によるクロック生成回路の構成図である。
図 7は、 実施の形態 5によるクロック生成回路の構成図である。
図 8は、 実施の形態 6によるクロック生成回路の構成図である。
図 9は、 従来の技術によるクロック生成回路の構成図である。
図 1 0は、 従来の技術によるクロック生成回路の各部の波形である。 発明を実施するための最良の形態
実施の形態 1 .
以下、 この実施の形態 1について、 図 1を用いて説明する。 図 1にお いて、 1は基準信号、 2は P L L回路、 3は選択信号、 4は選択回路、
5は P L L回路、 6は生成クロックである。 図 2は、 図 1における各部 の波形を示したものである。
図 1に示すように、 基準信号 1はそれぞれ P L L回路 2に入力される。 すなわち、 基準信号 1 aは P L L回路 2 aに、 基準信号 1 bは P L L回 路 2 bに入力される。 P L L回路 2 aおよび P L L回路 2 bでは、 それ ぞれ入力した基準信号 1 aおよび基準信号 1 bに同期した 1次クロック を出力する。
次に、 選択回路 4は、 選択信号 3によりそれぞれの P L L回路 2から 出力される基準信号に同期した 1次クロックの中から 1つを選択し、 次 段の P L L回路 5に入力する。 P L L回路 5は選択した 1次クロックに 同期した生成クロック 6を出力する。
図 2の 2 0 1および 2 0 2は、 選択信号 3にて基準信号 1 aが選択さ れている場合の各部の波形を示したものである。 図 2の 2 0 1に示すよ うに、 P L L回路 2 aの出力は基準信号 1 aに、 P L L回路 2 bの出力 は基準信号 1 bにそれぞれ同期しており、 選択信号 3により選択回路 4 では基準信号 1 aを選択している。 そのため、 生成クロック 6は基準信 号 1 aに位相同期している。 図 2の 2 0 2に示すように、 選択回路 4は、 選択信号 3により基準信号 1 aを選択している状態である。 そのため、 生成クロック 6は、 基準信号 1 bとは位相同期していない。
図 2の 2 0 3では、 選択信号 3により選択回路 4で選択する基準信号 を基準信号 1 bに切り替えた直後の各部の波形を示したものである。 こ の状態では選択回路 4の出力は基準信号 1 bに同期しているが、 P L L 回路 5は切替後の基準信号 1 bへ同期する過渡状態にあり、 生成クロッ ク 6はまだ基準信号 1 bに位相同期していない。
図 2の 2 0 4は時間が経過して定常状態になった場合の各部の波形を 示したものであり、 生成クロック 6は選択信号 3により選択回路 4で選 択された基準信号 1 bに位相同期している。
実施の形態 1では、 基準信号 1にそれぞれ P L L回路 2を設けて、 そ れぞれの基準信号 1に同期した 1次クロックを生成し、 これらの 1次ク ロックの中から 1つを選択して次段の P L L回路 5へ入力して生成クロ ック 6を得る構成としたので、 従来技術では選択信号 3に基づいて基準 信号 1を切り替えた場合に、 切替前の基準信号 1と切替後の基準信号 1 の間の位相差がク口ックを生成する P L L回路 5に直接入力されていた のに対して， 本形態では P L L回路 2から出力される 1次クロックの切 替前と切替後の位相差が、 クロックを生成する P L L回路 5に入力され ることになる。 図 2に示すように、 基準信号 1より高速の 1次クロック を生成することで、 基準信号 1を切り替えた場合に P L L回路 5に入力 される位相差を大幅に小さくすることが可能となり、 結果として P L L 回路 5から出力する生成クロック 6の位相変動も大幅に小さくすること ができ、 システムとして安定なクロックを供給することができる。
さらに、 それぞれの基準信号 1に対して P L L回路 2を設ける構成と したことで、 それぞれの P L L回路 2については切替による入力信号の 位相跳躍が発生しない。 そのため、 従来技術では入力信号の位相跳躍に よる過渡応答とのトレードオフであった P L L回路のル一プゲイン設定 の課題について、 本発明の場合には P L L回路 2のループゲインを大き く設定することができる。 これにより、 従来技術で必要であった位相調 整を不要とすることができる。 P L L回路 5についても同様に、 入力信 号の位相跳躍が大幅に小さくなるためループゲインを大きくすることが でき、 位相調整を不要とすることができる。
上述のように P L L回路 2および P L L回路 5の両方について入力信 号の位相跳躍が大幅に小さくなることは、 上述のようにループゲインを 大きく設定できることに加えて、 過渡応答の制御精度を緩和できること につながる。 従って、 電圧制御発振器 2 5やローパスフィルタ 2 2の集 積化が可能となり、 装置の小型化、 低消費電力化が可能となる。
実施の形態 1では、 入力する基準信号 1が 2種類の例を示したが、 さ らに多数の基準信号 1を入力する場合にも本発明は有効である。 また、 2段の P L L回路が従属接続する場合を示したが、 この例によらず多段 の P L L回路を従属接続する構成にしてもよい。 実施の形態 2 .
実施の形態 2について図を用いて説明する。 図 3において、 1は基準 信号、 2は （前段） P L L回路、 3は選択信号、 4は選択回路、 5は （後 段） P L L回路、 6は生成クロック、 7は位相調整回路、 8は位相比較 回路、 9は制御回路である。
実施の形態 2では、 基準信号 1を入力する P L L回路 2の出力にそれ ぞれ位相調整回路 7を設け、 選択信号 3により選択回路 4で選択した基 準信号 1に対応する P L L回路 2を介して位相調整回路 7から出力され る 1次クロックの位相に、 その他の基準信号 1に対応する P L L回路 2 を介して位相調整回路 7から出力される 1次クロックの位相を一致させ るようにしたものである。 選択された 1次クロックとその他の 1次クロ ックの位相を位相比較回路 8で比較し、 制御回路 9は両者の位相が一致 するように、 選択されていない 1次クロックを出力する位相調整回路を 制御する。
上述のように、 選択されている 1次クロックの位相と一致するように、 その他の選択されていない 1次クロックの位相を制御するようにしたの で、 選択信号 3に基づいて選択回路 4による切替が行われても、 P L L 回路 5に入力される信号に位相跳躍が発生しないため、 実施の形態 1に 示した無調整化と集積化の利点を継承した上で、 さらに安定したク口ッ クを供給できる。 実施の形態 3 .
実施の形態 3は、 実施の形態 2における位相調整回路 7をリングカウ ン夕および選択回路で構成するものである。
図 4において、 1は基準信号、 2は （前段） P L L回路、 7は位相調 整回路、 1 0はフリップフロップ、 1 1は N O R回路、 1 2は選択回路、 1 3は制御信号、 1 4は位相調整回路の出力である。 図 5は、 図 4にお ける各部の波形を示したものである。
P L L回路 2から出力される 1次クロックにより、 フリップフロップ 1 0および N O R回路 1 1で構成されるリングカウンタを駆動する。 図 5に示すように、 フリップフロップ 1 0 a〜フリップフロップ 1 0 yの 出力はリングカウン夕の段数に応じた多相信号となる。 これら多相信号 の中から、 選択回路 1 2を用いて 1つを選択することで位相調整回路 7 を構成するものである。 フリップフロップ 1 0 a〜フリップフロップ 1 0 yの出力は周期性がある。 位相調整制御において、 フリップフロップ 1 0 yの出力を選択回路 1 2で選択している状態からさらに位相を遅ら せる制御が必要な場合には、 選択回路 1 2にてフリップフロップ 1 0 a の出力を選択すればよい。 微少な位相を順次増減する位相調整の制御方 法として、 選択回路 1 2にて選択するフリップフロップ 1 0の出力を周 回的に選択する。 これにより、 位相調整回路 7における位相調整範囲は 無限大とすることができる。
位相調整回路 7におけるリングカゥン夕を構成するフリップフロップ 1 0の段数は、 P L L回路 2より出力される 1次クロックの速度とあわ せて決定される。 具体的には、 選択回路 4で切り替えを行った場合に P L L回路 5から出力される生成クロック 6に位相跳躍が発生しないよう に、 位相調整制御に必要な分解能としてフリップフロップ 1 0の段数が 決定される。
上述のように位相調整回路 7を構成することにより、 位相調整範囲を 無限大とすることができ、 位相調整の制御分解能を自由に設定できる。 実施の形態 4 .
実施の形態 4は、 実施の形態 1に示した基準信号 1毎の P L L回路 2 にて基準信号との周波数同期を行い、 これら周波数同期した信号の中か ら 1つを選択回路 4により選択し、 選択した信号を次段の P L L回路 5 に入力し、 次段の P L L回路 5において、 選択した基準信号 1との位相 同期を行うものである。
図 6において、 1は基準信号、 2は （前段） P L L回路、 3は選択信 号、 4は選択回路、 5は （後段） P L L回路、 6は生成クロック、 7は 位相調整回路、 8は位相比較回路、 9は制御回路、 1 5は選択回路、 1 6は位相比較回路、 1 7は制御回路、 1 8は分周回路、 1 9は選択回路、 2 0は選択回路である。
入力する複数の基準信号 1はそれぞれ P L L回路 2に入力される。 P L L回路 2からはそれぞれ入力した基準信号 1に周波数同期した 1次ク ロックが出力され、 1次クロックは、 それぞれ位相調整回路 7を経て選 択回路 4に入力され、 選択信号 3により入力された 1次クロックのうち 1つが選択されて P L L回路 5に入力される。 P L L回路 5からは生成 クロック 6が出力される。
更に、 基準信号 1は選択回路 1 5に入力され、 選択信号 3により 1つ の基準信号 1が選択される。 この選択回路 1 5と前記選択回路 4は同じ 系統の基準信号 1および周波数同期した 1次クロックを選択する。 位相 比較回路 1 6は、 選択回路 1 5で選択された基準信号 1と生成クロック 6を分周回路 1 8で分周した信号との位相比較を行う。 位相比較結果は 制御回路 1 7に入力され、 選択した基準信号 1に対応する位相調整回路 7の制御に用いられる。 位相調整回路 7は、 基準信号 1と分周回路 1 8 から出力される分周信号との位相を一致させる動作を行う。 位相比較回路 8は選択された基準信号 1を入力した P L L回路 2から 出力される 1次クロックの位相と、 他の基準信号 1を入力した P L L回 路 2から出力される 1次クロックの位相を比較する。 位相比較結果は制 御回路 9に入力され、 他の基準信号 1に対応する位相調整回路 7の制御 に用いられる。 位相調整回路 7は、 選択した基準信号 1に対応する 1次 クロックと他の基準信号に 1に対応する 1次クロックとの位相を一致さ せる動作を行う。 選択回路 1 9および選択回路 2 0は、 選択された基準 信号 1に対応する位相調整回路 7に対する制御と他の基準信号に対応す る位相調整回路 7に対する制御を、 選択信号 3に対応して選択する。 上述のように、 初段の P L L回路 2で基準信号 1との周波数同期を行 い、 次段の P L L回路 5で選択した基準信号 1との位相同期を行う構成 としたので、 システムに対して選択した基準信号 1に周波数同期した生 成クロック 6を供給するだけでなく、 選択した基準信号 1に一致した位 相を再生することができる。 これは、 例えばフレーム位相信号に用いる ことができる。 また、 選択した基準信号 1に対応する 1次クロックの位 相に対して、 その他の基準信号 1に対応する 1次クロックの位相を一致 させるようにしたので、 選択信号 3に基づいて選択回路 4にて基準信号 1の切替が行なわれた場合に P L L回路 5に入力される信号に位相跳躍 が発生しないため、 安定したクロックを供給できる。 実施の形態 5 .
実施の形態 5は、 実施の形態 4において位相調整回路 7を制御する制 御回路 1 7および制御回路 9を、 選択した基準信号 1の周期に比例して 制御するものである。
図 7において、 1は基準信号、 2は （前段） P L L回路、 3は選択信 号、 4は選択回路、 5は （後段） P L L回路、 6は生成クロック、 7は 位相調整回路、 8は位相比較回路、 9は制御回路、 1 5は選択回路、 1 6は位相比較回路、 1 7は制御回路、 1 8は分周回路、 1 9は選択回路、 2 0は選択回路である。
制御を行う周期は、 選択信号 3で選択する基準信号 1の切替を行った 場合の過渡応答を決定するものである。 従来技術のように口一パスフィ ル夕の周波数特性にて過渡応答を制御する塲合に比較して、 実施の形態 5は、 高精度に制御することが可能となる。 また、 従来技術ではローパ スフィル夕の周波数応答の実現性の理由により、 基準信号 1を切り替え た場合の過渡応答の設計自由度に制約があつたが、 実施の形態 5では論 理回路処理に基づく制御が行なわれるので、 設計の自由度が高い利点が ある。 実施の形態 6 .
実施の形態 6は、 実施の形態 4において位相調整回路 7を制御する制 御回路 1 7および制御回路 9を、 生成クロック 6を分周回路 1 8で分周 した信号の周期に比例して制御するものである。
図 8において、 1は基準信号、 2は （前段） P L L回路、 3は選択信 号、 4は選択回路、 5は （後段） P L L回路、 6は生成クロック、 7は 位相調整回路、 8は位相比較回路、 9は制御回路、 1 5は選択回路、 1 6は位相比較回路、 1 7は制御回路、 1 8は分周回路、 1 9は選択回路、 2 0は選択回路である。
制御を行う周期は、 選択信号 3で選択する基準信号 1の切替を行った 場合の過渡応答を決定するものである。 従来技術のようにローパスフィ ル夕の周波数特性にて過渡応答を制御する塲合に比較して、 実施の形態 6は高精度に制御することが可能となる。 また、 従来技術では口一パス フィルタの周波数応答の実現性の理由により、 基準信号 1を切り替えた 場合の過渡応答の設計自由度に制約があつたが、 実施の形態 6では論理 回路処理に基づく制御が行なわれるので、 設計の自由度が高い利点があ る。
以上のように、 この発明に係るクロック生成回路は、 入力する基準信 号毎に PLL回路を設け、 基準信号毎に設けた P LL回路の出力から 1 つを選択し、 次段の PLL回路へ入力する構成を取り、 複数段の PLL 回路を従属接続するようにしたものである。 さらに基準信号毎に設けた PLL回路の出力に位相調整回路を設け、 位相調整回路を用いて、 選択 されている基準信号を入力する PL L回路の出力位相と、 他の基準信号 を入力した P LL回路の出力の位相を一致させるようにし、 位相調整回 路をリングカウン夕と、 リングカウン夕の多相出力から 1つを選択する 選択回路とで構成したものである。 また、 基準信号毎に設けた PLL回 路で基準信号との周波数同期を行い、 この中の 1つを選択して次段の P LL回路で基準信号との位相同期を行うようにし、 位相調整回路の制御 を基準信号または生成したクロック信号の周期に比例して制御すように したものである。 産業上の利用可能性
基準信号 1より高速の 1次クロックを生成することで、 基準信号 1を 切り替えた場合に PL L回路 5に入力される位相差を大幅に小さくする ことが可能となり、 結果として PL L回路 5から出力する生成クロック 6の位相変動も大幅に小さくすることができ、 システムとして安定なク ロックを供給することができる。
さらに、 それぞれの基準信号 1に対して P LL回路 2を設ける構成と したことで、 それぞれの P LL回路 2については切替による入力信号の 位相跳躍が発生しない。 そのため、 従来技術では入力信号の位相跳躍に よる過渡応答との卜レードオフであった P L L回路のループゲイン設定 の課題について、 本発明の場合には P L L回路 2のループゲインを大き く設定することができる。 これにより、 従来技術で必要であった位相調 整を不要とすることができる。 P L L回路 5についても同様に、 入力信 号の位相跳躍が大幅に小さくなるためループゲインを大きくすることが でき、 位相調整を不要とすることができる。
上述のように、 P L L回路 2および P L L回路 5の両方について入力 信号の位相跳躍が大幅に小さくなることは、 上述のようにループゲイン を大きく設定できることに加えて、 過渡応答の制御精度を緩和できるこ とにつながる。 従って、 電圧制御発振器 2 5や口一パスフィルタ 2 2の 集積化が可能となり、 装置の小型化、 低消費電力化が可能となる。
選択されている 1次クロックの位相と一致するように、 その他の選択 されていない 1次クロックの位相を制御するようにしたので、 選択信号 3に基づいて、 選択回路 4による切替が行われても P L L回路 5に入力 される信号に位相跳躍が発生しないため、 実施の形態 1に示した無調整 化と集積化の利点を継承した上で、 さらに安定したクロックを供給でき る。
位相調整回路 7を構成することにより、 位相調整範囲を無限大とする ことができ、 位相調整の制御分解能を自由に設定できる。
初段の P L L回路 2で基準信号 1の周波数同期を行い、 次段の P L L 回路 5で選択した基準信号 1との位相同期を行う構成としたので、 シス テムに対して選択した基準信号 1に周波数同期した生成クロック 6を供 給するだけでなく、 選択した基準信号 1に一致した位相を再生すること' ができる。 これは、 例えばフレーム位相信号に用いることができる。 ま た、 選択した基準信号 1に対応する 1次クロックの位相に対して、 その 他の基準信号 1に対応する 1次クロックの位相を一致させるようにした ので、 選択信号 3に基づいて選択回路 4にて基準信号 1の切替が行われ た場合に P L L回路 5に入力される信号に位相跳躍が発生しないため、 安定したクロックを供給できる。
従来技術のようにローパスフィルタの周波数特性にて過渡応答を制御 する場合に比較して、 実施の形態 5は、 高精度に制御することが可能と なる。 また、 従来技術ではローパスフィル夕の周波数応答の実現性の理 由により、 基準信号 1を切り替えた場合の過渡応答の設計自由度に制約 があったが、 実施の形態 5では論理回路処理に基づく制御が行われるの で、 設計の自由度が高い利点がある。
従来技術のようにローパスフィル夕の周波数特性にて過渡応答を制御 する場合に比較して、 実施の形態 6は高精度に制御することが可能とな る。 また、 従来技術ではローパスフィル夕の周波数応答の実現性の理由 により、 基準信号 1を切り替えた場合の過渡応答の設計自由度に制約が あつたが、 実施の形態 6では論理回路処理に基づく制御が行われるので、 設計の自由度が高い利点がある。

Claims

請求の範囲
1. 複数の基準信号のうち 1つを選択し、 選択した基準信号 に同期したクロックを生成するクロック生成回路であって、 以下の要素 を有することを特徴とするクロック生成回路
(1) 前記複数の基準信号毎に設けられ、 それぞれの基準信号に同期す る出力を生成する複数の前段 PL L回路
(2) 複数の前記前段 PLL回路出力のうち 1つを選択する選択回路
(3) 前記複数の前段 PL L回路と従属接続し、 選択した前記出力を入 力し、 前記クロックを生成する後段 PLL回路。
2. 前記クロック生成回路は、 更に、 前記複数の前段 PL L 回路の出力毎に設けられ、 前記選択した基準信号に対応する前段 PL L 回路の出力の位相に、 他の前段 P LL回路の出力の位相を一致させる複 数の位相調整回路を有することを特徴とする請求項 1記載のクロック生 成回路。
3. 前記位相調整回路は、 リングカウン夕と、 前記リング力 ゥン夕の多相出力から 1つを選択する選択回路とを有することを特徴と する請求項 2記載のクロック生成回路。
4. 前記複数の前段 PL L回路は、 前記それぞれの基準信号 との周波数同期を行い、
前記後段 P LL回路は、 前記選択した基準信号との位相同期を行い、 クロック生成回路は、 更に、 前記複数の前段 P LL回路の出力每に設 けられた複数の位相調整回路を有し、 前記選択した基準信号の位相に、 生成した前記クロックを分周した信号の位相を一致させるように、 前記 選択した基準信号に対応した位相調整回路を制御し、
前記複数の位相調整回路は、 前記選択した基準信号に対応する前段 P LL回路の出力の位相に、 他の前段 PLL回路の出力の位相を一致させ ることを特徴とする請求項 1記載のクロック生成回路。
5. クロック生成回路は、 前記選択した基準信号の周期に比 例して、 前記位相調整回路を制御することを特徴とする請求項 4記載の ク口ック生成回路。
6. クロック生成回路は、 前記生成クロックの分周周期に比 例して、 前記位相調整回路を制御することを特徴とする請求項 4記載の クロック生成回路。
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