JPH02219310A - トーン検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 特定周波数成分を含む信号入力の有無を検出するトーン
検出回路に関し、 回路規模を小さくすると共に検出トーンの周波数精度を
向上させることを目的とし、 周波数ｆの信号を入力して同一周波数のパルスに変換す
る波形整形回路と、周波数ｆのＮ倍の周波数のパルスを
発生する基本周波数発生回路と、波形整形回路及び基本
周波数発生回路の出力を受けて周波数ｆのパルスを出力
するディジタルＰＬＬ回路と、前記波形整形回路の出力
及びディジタルＰＬＬ回路の位相比較を行う位相比較器
と、該位相比較器の出力を直流レベルに変換するローパ
スフィルタと、該ローパスフィルタの出力を基準レベル
と比較してその結果を検出信号として出力するコンパレ
ータとにより構成される。

［産業上の利用分野］ 本発明は特定周波数成分を含む信号入力の有無を検出す
るトーン検出回路に関する。

［従来の技術］ 特定周波数成分を含む信号が入力されたことを検出する
のにトーン検出回路が用いられる。第７図は従来のトー
ン検出回路の構成ブロック図で、アナログ位相同期ルー
プ回路（以下アナログＰＬＬと略す）を用いたものであ
る。特定周波数の入力信号は第１の位相比較器１に入っ
て電圧制御発振器（以下ＶＣＯと略す）３の出力と比較
される。

この結果、第１の位相比較器１は両方の入力の位相差に
応じた信号を出力する。

この位相比較器１の出力は、続くループフィルタ２に入
って直流レベルに変換され、ＶＣＯＢに入る。ＶＣＯ３
は入力レベルに応じた周波数の信号を出力する。ここで
、第１の位相比較器１．ルプフィルタ２及びＶＣＯＢと
でアナログＰＬＬ１０を構成している。定常状態におい
ては、ＶＣＯ３は、入力信号に位相同期した信号を出力
する。

この同期信号は、第２の位相比較器４に入り、入力信号
と比較される。ここで、位相比較器４は両方の入力の位
相差に応じた信号を出力する。ここで、位相比較器４は
、人力信号とＶＣＯ３の出力が位相同期した時に最も高
いデユーティ比の信号を出力するように構成されている
。そして、該位相比較器４の出力はローパスフィルタ（
ＬＰＦ）５に入って積分され直流レベルに変換される。

ロバスフィルタ５の出力はコンパレータ６に入り、基準
レベルと比較され、入力信号が予め定められた周波数で
あった場合にローパスフィルタ５の出力は基準レベルよ
りも大きくなり、該コンパレータ６は例えば１”レベル
の信号を検出信号として出力する。

［発明が解決しようとする課題］ 前述したアナログＰＬＬ方式の従来回路では、入力信号
とＶＣＯ３の自走発振信号との位相比較によりＶＣＯ３
の発振周波数を制御する。ここで、検出しようとするト
ーンの周波数はＶＣＯ３の自走周波数に等しくする必要
がある。従って、周波数精度を高くしてトーン検出を行
おうとすると、ＶＣＯ３の自走発振周波数精度もより高
いものが要求され、温度特性も安定したものが要求され
る。

更に、アナログＰＬＬでは、ｖＣＯの発振周波数自体が
変化するため、１枚のプリント板上に複数個の回路を搭
載する場合に、特定すべき周波数の数だけのＶＣＯが必
要となり、共用化できるものが少なく、回路規模が大き
くなってしまう。

本発明はこのような課題に鑑みてなされたものであって
、回路規模を小さくすると共に検出トーンの周波数精度
を向上させることができるトーン検出回路を提供するこ
とを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１１は周波数ｆの信号を入力して同一周波数のパルスに
変換する波形整形回路、１２は周波数ｆのＮ倍の周波数
のパルスを発生する基本周波数発生回路、１３は波形整
形回路１１及び基本周波数発生回路１２の出力を受けて
周波数ｆのパルスを出力するディジタルＰＬＬ回路、１
４は前記波形整形回路１１の出力及びディジタルＰＬＬ
回路１３の出力の位相比較を行う位相比較器、１５は該
位相比較器１４の出力を直流レベルに変換するローパス
フィルタ、１６は該ローパスフィルタ１５の出力を基準
レベルと比較してその結果を検出信号として出力するコ
ンパレータである。

ディジタルＰＬＬ回路１３としては、位相補正の方法に
より種々の方式が考えられるが、位相同期ループの外か
ら入力される位相同期周波数の整数倍（Ｎ倍）の基本発
振周波数を入力して、これに位相比較出力に従ってパル
スを加算又は減算し、加算又は減算した結果をＮ分周し
て位相同期周波数にし、位相補正を行う構成のものであ
れば、どのような形式のディジタルＰＬＬ回路であって
もよい。

［作用］ 本発明によれば、ＰＬＬをディジタル化することにより
、従来のアナログＰＬＬでは不可能であった回路の共有
化を図ることができる。つまり、ディジタルＰＬＬ１３
にパルスを供給する基本周波数発生回路１２は他のトー
ン検出回路にも共有化することができる。また、同期周
波数の精度については、アナログＰＬＬの場合、ｖＣＯ
の自走周波数で決まるため、ｖＣＯを構成する部品（例
えばコンデンサ、抵抗等）により誤差が太き（なるが、
ディジタルＰＬＬの場合には基本周波数発生回路１２の
出力周波数の精度で決まる。基本周波数発生回路１２は
、発振素子として水晶発振子を用いることにより発振精
度の向上は容易である。

従って、本発明によれば回路の小規模化と共に検出トー
ンの周波数精度を向上させることができる。

［実施例コ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。デ
ィジタルＰＬＬ回路１３は位相比較器１３ａ１周波数補
正用制御信号発生回路１３ｂ１周波数補正回路１３ｃ及
び分周比１／Ｎの分周器１３ｄより構成されている。位
相比較器１３ａは波形整形回路１１の出力（即ちパルス
に変換されたもの）を受けて、これと分周器１３ｄの出
力とを比較して位相の進み又は遅れを検出して出力する
。

周波数補正用制御信号発生回路１３ｂは、位相比較器１
３ａからの進みまたは遅れに関する信号を受けて周波数
補正用の制御信号を発生する。周波数補正回路１３ｃは
、基本周波数発生回路１２の出力を受けて周波数補正用
制御信号発生回路１３ｂの出力に応じてパルスの間引き
又は追加を行う周波数補正を行う。分周器１３ｄは、周
波数補正された基本周波数発生回路１２の出力を１／Ｈ
分周し、その出力は位相比較器１３ａ及び位相比較器１
４に与えられる。

位相比較器１４としては、図に示すようなアンドゲート
が用いられている。そして、該アンドゲート１４の他方
の入力には、波形整形回路１１の出力が入っている。位
相比較器１４の出力は、アンプ１７で増幅された後、ロ
ーパスフィルタ１５に与えられている。該ローパスフィ
ルタ１５の出力はコンパレータ１６の一方の入力に入り
、他方の入力には基準値Ｖ　ＲＥＰが入っている。基本
周波数発生回路１２の出力は他のトーン検出回路にも供
給されている。このように構成された回路の動作を、第
３図に示すタイミングチャートを参照しつつ説明すれば
、以下のとおりである。

今、第３図（イ）に示すような周波数ｆの信号が入力し
たものとする。この人力信号は、波形整形回路１１によ
り波形整形されて、（ロ）に示すようなパルスに変換さ
れる。このような波形整形を行う波形整形回路１１とし
ては、例えばシュミット回路が用いられる。この波形整
形出力は、位相比較器１３ａの一方の入力に入る。該位
相比較器１３ａの他方の入力には、（ハ）に示すような
ＰＬＬ位相同期出力（分周器１３ｄの出力）が入力され
ている。位相比較器１３ａは、両方のパルスの位相を比
較し、入力パルスに対してＰＬＬ位相同期出力が遅れて
いるか進んでいるかをチエツクし、遅れている場合には
位相遅れ検出信号を、進んでいる場合には位相進み検出
信号を周波数補正用制御信号発生回路１３ｂに与える。

前記した位相遅れ検出信号又は位相進み検出信号には、
遅れ、進みの情報の他に遅れ量、進み量も含まれている
。そこで、周波数補正用制御信号発生回路１３ｂは位相
遅れ検出信号又は位相進み検出信号を受けると、それぞ
れの信号に応じた位相補正用制御信号を出力して周波数
補正回路１３Ｃに与える。周波数補正回路１３ｃは、基
本周波数発生回路１２より人力される周波数Ｎｆのパル
スを受けて、このパルスに周波数補正用制御信号発生回
路１３ｂの制御出力に応じてパルスの追加又は間引きを
行う。この周波数補正回路１３ｃの出力は分周器１３ｄ
に入って１／Ｈに分周されて周波数ｆのパルスとなり、
（ハ）に示すようにＰＬＬ位相同期出力として出力され
る。

分周器１３ｄの出力は、第１の位相比較器１３ａに入力
される他、第２の位相比較器１４にも人力される。該位
相比較器１４には、波形整形回路１１の出力、即ち入力
信号パルスも入力されている。該位相比較器１４はこれ
ら両方のパルスを受けて、これら両方のパルスが完全に
一致している場合にはデユーティ比５０％の波形を出力
し、同期がとれている限り、入力信号とＰＬＬの自走周
波数との差に従って５０％以下のデユーティ比をもつ波
形を出力する。

この位相比較器１４の出力は、続くアンプ１７によって
所定量だけ増幅された後、ローパスフィルタ１５に入っ
て直流レベルに変換される。このローパスフィルタ１５
の出力波形は（ホ）に示すようなものとなる。コンパレ
ータ１６は、このローパスフィルタ１５出力と基準レベ
ルＶ　ＲＥＦとを比較する。入力信号の周波数ｆが特定
周波数であった場合には、ローパスフィルタ１５の出力
レベルは増えるので、基準レベルＶＩ２ｇ、よりも大き
くなり、コンパレータ１６の出力は（へ）に示すように
“１″レベルになり、トーン検出したことを示す。

次に周波数補正について、更に詳細に説明する。

第４図は周波数補正部（第２図の周波数補正用制御信号
発生回路１３ｂ及び周波数補正回路１３ｃ）の具体的構
成例を示す回路図である。この回路は、位相進み検出パ
ルス又は位相遅れ検出パルスが連続してｎ回位相比較器
より出力された場合、通常は１／Ｎ分周器として動作し
ているプログラマブル分周器に対し、分周比を位相進み
時１／（Ｎ＋ｋ）に、位相遅れ時１／　（Ｎ−ｋ）に制
御しく１（は正の整数）、位相遅れ・進みを調整するも
のである。

位相進み検出パルスはｎ段のシフトレジスタ２０及びオ
アゲート２１に入り、位相遅れ検出パルスはｎ段のシフ
トレジスタ２２及びオアゲート２３に入っている。これ
らシフトレジスタ２０，２２にはシリアル人力として“
１”が入力され、このシリアル入力を前記位相進み検出
パルス及び位相遅れ検出パルスによりシフトさせるよう
になっている。また、これらシフトレジスタ２０．２２
は、それぞれオアゲート２Ｂ、２１出力によりりリアさ
れるようになっている。そして、シフトレジスタ２０の
シリアル出力はＤタイプのフリップフロップ２４に入り
、シフトレジスタ２２のシリアル出力はＤタイプのブリ
ップフロップ２５に入っている。

フリップフロップ２４のＱ出力Ａ及びフリップフロップ
２５のＱ出力Ｂは、分周比制御回路２６に入っている。

分周比制御回路２６は、以下のアルゴリズムに従ってプ
ログラマブル分周器２７の分周比を決定する。

Ａ＝Ｏ，Ｂ−０の場合；分周比Ｎ Ａ＝１．Ｂ−０の場合；分周比Ｎ−ｋ Ａ＝０．Ｂ＝１の場合；分周比Ｎ＋に プログラマブル分周器２７には周波数２Ｎｆのクロック
が基本周波数として入っており、このプログラマブル分
周器２７の出力を更に１／２分周器２８で分周したもの
をＰＬＬ出力ｆとすると共に、位相比較器１４（第２図
参照）に入力する。ここで、基本周波数を２Ｎとし、プ
ログラマブル分周器２７で分周したものを更に１／２分
周器２８で分周しているのは、クロック出力のデユーテ
ィ比を５０％とするためである。このように構成された
回路の動作を説明すれば、以下のとおりである。

位相進み検出パルス又は位相遅れ検出パルスが位相比較
器１３ａ（第２図参照）により検出されたら、これらパ
ルスはそれぞれのシフトレジスタ２０．２２に入ってシ
フト動作を行う。これら検出パルスがｎ個以上続いたら
、シフトレジスタ２０．２２はそのシリアル出力に“１
”データを出力する。これらシフトレジスタ２０．２２
の出力は基本周波数クロックによりフリップフロップ２
４．２５にラッチされる。

ここで、フリップフロップ２４．２５の出力をそれぞれ
Ａ、Ｂとして分周比制御回路２６は、前述したアルゴリ
ズムに従ってプログラマブル分周器２７の分周比を設定
する。この結果、１／２分周器２８の出力からはデユー
ティ比５０％の周波数補正されたＰＬＬ出力ｆが得られ
る。

なお、位相進み検出パルスが入った場合には、位相遅れ
用のシフトレジスタ２２を、位相遅れ検出パルスが入っ
た場合には、位相進み用のシフトレジスタ２０をそれぞ
れクリアするようにしている。その理由は、位相遅れデ
ータがシフトレジスタ２２に格納されている状態で位相
進み検出パルスが入ったということは位相遅れ状態は解
消されていることになり、また位相進みデータがシフト
レジスタ２０に格納されている状態で位相遅れ検出パル
スが入ったということは位相進み状態は解消されている
ことになるからである。また、フリップフロップ２４又
は２５の出力Ａ、Ｂが“１”になったらアンドゲート２
Ｂ、２１を閉じてシフトレジスタ２０２２をクリアする
ようになっている。

図に示す回路では、シフト段数ｎを小さくするか又は補
正定数にの値を大きくすることにより、入力周波数に対
する位相補正のレスポンスを速くすることができる。

第５図は周波数補正部の他の実施例を示す回路図である
。位相進み検出パルス及び位相進み検出パルスは制御回
路３１に入る。該制御回路３１の出力はＪ　Ｋフリップ
フロップ３２のＪ、に入力に入る。該フリップフロップ
３２のクロックとしては基本周波数４Ｎｆが用いられる
。

フリップフロップ３２の出力は制御回路３］にフィード
バックされると共に、オアゲート３３に入る。該オアゲ
ート３３には周波数４Ｎｆの基本周波数クロックも入っ
ている。そして、該オアゲート３３の出力は１／Ｎ分周
器３４に入り、該分周器３４の出力はデユーティ調整用
の１／２分周器３５に入っている。そして、該１／２分
周器３５の出力がＰＬＬ出力ｆとなる。このように構成
された回路の動作を第６図に示すタイミングチャートを
参照しつつ説明すれば、以下のとおりである。

この回路は、位相進み検出パルス、位相遅れ検出パルス
のいずれもが入力されない時には、制御回路３１がＪＫ
フリップフロップ３２の１人力。

Ｋ入力のいずれも１”になるように動作し、ＪＫフリッ
プフロップ３２は単に基本周波数を１／２分周する。こ
こで、第６図（ロ）に示す位相進み検出パルスが入力さ
れると、制御回路３１はフリップフロップ３２のＱ出力
Ｃが（イ）に示す基本周波数クロック４Ｎｆの２周期間
゛１”の状態でホールドされるようにＪ、に入力を制御
する。

これにより、Ｄ点における信号の位相は（ホ）に示すよ
うに４Ｎｆの１周期分遅れることになる。

次に（ハ）に示す位相遅れ検出パルスが入力されると、
制御回路３１はフリップフロップ３２のＱ出力Ｃが基本
周波数クロック４Ｎｆの２周期分“０”の状態でホール
ドされるようにＪ、に入力を制御する。これにより、Ｄ
点における信号の位相は（ホ）に示すように４Ｎｆの１
周期分進むことになる。

［発明の効果］ 以上、詳細に説明したように、本発明によれば入力信号
の周波数を検出するために、ディジタルＰＬＬ回路を用
いるようにすることにより、基本周波数発生回路を他の
トーン検出回路と共用することができ、回路規模を小さ
くすると共に検出トロ ンの周波数精度を向上させることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は各部の動作を示すタイミングチャート、第４図
は周波数補正部の具体的構成例を示す回路図、 第５図は周波数補正部の他の実施例を示す回路図、 第６図は第５図のタイミングチャート、第７図は従来回
路の構成ブロック図である。 第１図において、 １１は波形整形回路、 １２は基本周波数発生回路、 １３はディジタルＰＬＬ回路、 １４は位相比較器、 １５はローパスフィルタ、 １６はコンパレータである。

Claims (1)

1. 【特許請求の範囲】 周波数ｆの信号を入力して同一周波数のパルスに変換す
   る波形整形回路（１１）と、 周波数ｆのＮ倍の周波数のパルスを発生する基本周波数
   発生回路（１２）と、 波形整形回路（１１）及び基本周波数発生回路（１２）
   の出力を受けて周波数ｆのパルスを出力するディジタル
   ＰＬＬ回路（１３）と、 前記波形整形回路（１１）の出力及びディジタルＰＬＬ
   回路（１３）の位相比較を行う位相比較器（１４）と、 該位相比較器（１４）の出力を直流レベルに変換するロ
   ーパスフィルタ（１５）と、 該ローパスフィルタ（１５）の出力を基準レベルと比較
   してその結果を検出信号として出力するコンパレータ（
   １６）とにより構成されてなるトーン検出回路。