JPH0738430A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 引き込み時間を変えることなく、定常状態で
の位相誤差を減少させることにある。 【構成】 基準周波数１と分周回路６からのパルスを比
較する位相比較回路２と位相比較回路２からの出力パル
スの平均電圧を出力するローパスフィルタ３とローパス
フィルタ３からの電圧値を増幅する増幅器４と増幅器４
からの電圧値に従い周波数を変化させる電圧制御形発振
器５と電圧制御形発振器５の出力パルスを分周する分周
回路６とからなるＰＬＬ回路において、位相比較回路２
の出力のデューティの劣化が一定値以内におさまり、一
定時間連続することで、ＰＬＬがロックしたことを確認
し、保護回路７が定常状態に入ったとみなし、保護回路
７と位相比較回路２の位相比較結果の優劣に従い、増幅
器４の増幅率を増大させることにより、定常状態での位
相誤差を減少させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ回路に関する。

【０００２】

【従来の技術】従来のＰＬＬ回路は、図２に示すよう
に、基準周波数１と分周回路６からのパルスを比較する
位相比較回路２と、位相比較回路２からの出力パルスの
平均電圧を出力するローパスフィルタ３と、ローパスフ
ィルタ３からの電圧値を増幅する増幅器４と、増幅器４
からの電圧値に従い周波数を変化させる電圧制御形発振
器５と、電圧制御形発振器５の出力パルスを分周する分
周回路６とから構成されている。

【０００３】

【発明が解決しようとする課題】この従来のＰＬＬ回路
では、引き込み時間を少なくし、かつ、定常状態での位
相誤差を減少させるという両者を満たすことは困難であ
った。

【０００４】本発明の目的は、引き込み時間を変えるこ
となく、定常状態での位相誤差を減少させることにあ
る。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、位相比較回路の一方の入力端に分周回路
の出力端を接続し、位相比較回路の一方の出力端をロー
パスフィルタの入力端と増幅率制御回路の一方の入力端
に接続し、位相比較回路の他方の出力端を保護回路の入
力端に接続し、保護回路の出力端を増幅率制御回路の他
方の入力端に接続し、ローパスフィルタの出力端を増幅
器の一方の入力端に接続し、増幅率制御回路の出力端を
増幅器の他方の入力端に接続し、増幅器の出力端を電圧
制御形発振器の入力端に接続し、電圧制御形発振器の出
力端を分周回路の入力端に接続し、位相比較回路の他方
の入力端に基準周波数を加えるようにしたものである。

【０００６】また、上記目的を達成するために、本発明
は、基準周波数と分周回路からの出力パルスを比較する
位相比較回路と、位相比較回路からの出力パルスの平均
電圧を出力するローパスフィルタと、ローパスフィルタ
からの電圧値を増幅する増幅器と、増幅器からの電圧値
に従い周波数を変化させる電圧制御形発振器と、電圧制
御形発振器の出力パルスを分周する分周回路とからなる
ＰＬＬ回路において、ＰＬＬ回路がロックしたことを位
相比較回路の出力のデューティの劣化が一定値以内にお
さまり一定時間連続することで確認する保護回路と、位
相比較結果のデューティの変化に従い増幅器の増幅率を
変化させる増幅率制御回路とを設けたものである。

【０００７】

【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例を示す図である。図１に
おいて、基準周波数１と分周回路６からのパルスを比較
する位相比較回路２と、位相比較回路２からの出力パル
スの平均電圧を出力するローパスフィルタ３と、ローパ
スフィルタ３からの電圧値を増幅する増幅器４と、増幅
器４からの電圧値に従い周波数を変化させる電圧制御形
発振器５と、電圧制御形発振器５の出力パルスを分周す
る分周回路６とからなるＰＬＬ回路において、位相比較
回路２の出力のデューティの劣化が一定値以内におさま
り、一定時間連続することで、ＰＬＬがロックしたこと
を確認し、保護回路７が定常状態に入ったとみなし、保
護回路７と位相比較回路２の位相比較結果の優劣に従
い、増幅率制御回路８が増幅器４の増幅率を変化させ
る。増幅器４の増幅率Ａを増大させることにより、数１
に従い、定常状態での位相誤差が減少する。

【数１】 Ｔ＝Φ／（Ａ・Ｋｄ・Ｋ０） ここに、Ｔは定常位相誤差、Ａは増幅率、Φは同調周波
数ずれ、Ｋｄは検波利得、及び、Ｋ０はループ利得であ
る。

【０００８】

【発明の効果】本発明は、以上説明したように構成され
ているので、位相比較回路の出力のデューティの劣化が
一定値以内におさまり、一定時間連続することで、ＰＬ
Ｌがロックしたことを確認し、保護回路が定常状態に入
ったとみなし、保護回路と位相比較回路の位相比較結果
の優劣に従い、増幅器の増幅率を増大させることによ
り、定常状態での位相誤差を減少させるという効果が得
られる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】従来のＰＬＬ回路を示す図である。

【符号の説明】

１ 基準周波数 ２ 位相比較回路 ３ ローパスフィルタ ４ 増幅器 ５ 電圧制御形発振器 ６ 分周回路 ７ 保護回路 ８ 増幅率制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】位相比較回路の一方の入力端に分周回路の
   出力端を接続し、位相比較回路の一方の出力端をローパ
   スフィルタの入力端と増幅率制御回路の一方の入力端に
   接続し、位相比較回路の他方の出力端を保護回路の入力
   端に接続し、保護回路の出力端を増幅率制御回路の他方
   の入力端に接続し、ローパスフィルタの出力端を増幅器
   の一方の入力端に接続し、増幅率制御回路の出力端を増
   幅器の他方の入力端に接続し、増幅器の出力端を電圧制
   御形発振器の入力端に接続し、電圧制御形発振器の出力
   端を分周回路の入力端に接続し、位相比較回路の他方の
   入力端に基準周波数を加えるようにしたことを特徴とす
   るＰＬＬ回路。
2. 【請求項２】基準周波数と分周回路からの出力パルスを
   比較する位相比較回路と、位相比較回路からの出力パル
   スの平均電圧を出力するローパスフィルタと、ローパス
   フィルタからの電圧値を増幅する増幅器と、増幅器から
   の電圧値に従い周波数を変化させる電圧制御形発振器
   と、電圧制御形発振器の出力パルスを分周する分周回路
   とからなるＰＬＬ回路において、 ＰＬＬ回路がロックしたことを位相比較回路の出力のデ
   ューティの劣化が一定値以内におさまり一定時間連続す
   ることで確認する保護回路と、 位相比較結果のデューティの変化に従い増幅器の増幅率
   を変化させる増幅率制御回路と、 を備えることを特徴とするＰＬＬ回路。