JPH08130466A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＶＣＯの周波数変換特性における使用範囲を
特定するようにしたＰＬＬ回路を提供する。 【構成】 デジタル形位相比較器１２から比較結果に基
づいて出力された差信号Ｄ、Ｕは各々チャージポンプ型
差信号電圧発生回路２０を構成するチャージポンプ回路
１８のノアゲート２６、インバータ２７に入力され、第
１のスイッチ素子２１乃至第５のスイッチ素子２５のス
イッチ動作を制御することにより、差信号Ｄが入力され
たときはＶＣＯ１５の周波数変換特性の使用範囲の上限
を規定する電圧を出力し、差信号Ｕが入力されたときは
ＶＣＯ１５の周波数特性の下限を規定する電圧を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ回路に関し、特
に、ＯＳＤの文字表示位置制御に用いるクロック信号を
得るようなＰＬＬ回路に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】例えばＯＳＤ（Ｏｎ Ｓｃｒｅｅｎ Ｄ
ｉｓｐｌａｙ）の文字表示位置制御に用いるクロック信
号のような、周波数精度の高い信号を発生する回路とし
てＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回
路；位相固定閉ループ回路）が知られている。

【０００３】このＰＬＬ回路は、一種の周波数帰還回路
を構成するもので、図１１に示すように、基準信号源１
０１から入力された基準信号ｆｓ及び他から入力された
発振信号ｆ０の位相を比較し、両信号の位相差に応じた
差信号を出力する位相比較器１０２と、この差信号から
高周波成分を除去すると共に、何等かの原因で位相比較
器１０２の出力が急激に変動したときある短時間だけ後
述のＶＣＯをロック状態に保持する低域フィルタ（Ｌｏ
ｗ Ｐａｓｓ Ｆｉｌｔｅｒ）１０３と、低域フィルタ
１０３から出力された差信号電圧Ｖｄを増幅して直流制
御電圧Ｖｄ（ｔ）を出力する直流増幅器１０４と、直流
制御電圧Ｖｄ（ｔ）によって制御された周波数の発振信
号ｆ０´を出力するＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔ
ｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；電圧制御型発振
器）１０５と、この発振信号ｆ０´を所望の発振信号ｆ
０に分周して出力する分周器１０６とを含んで構成され
ている。

【０００４】このようなＰＬＬ回路で、位相比較器１０
２から出力される比較結果に基づいて発生される直流制
御電圧Ｖｄ（ｔ）は、ＶＣＯ１０５の発振信号ｆ０´の
周波数（正確には分周器１０６から出力される発振信号
ｆ０の周波数）を基準信号ｆｓの周波数と一致する方向
へ、ＶＣＯ１０５を直流的に制御する。

【０００５】このように直流制御電圧Ｖｄ（ｔ）によっ
て発振信号ｆ０の周波数が制御されるＶＣＯ１０５は、
例えばＣＱ出版社発行「トランジスタ技術」ＳＰＥＣＩ
ＡＬＮｏ．３１、１９９２年１０月２０日発行、Ｐ５０
に記載されている。この文献に記載されたＶＣＯは、発
振手段としてセラミック発振子を用いる例で示されてい
る。

【０００６】又、このようなＰＬＬ回路の位相比較器１
０２としては最近では、図１２に示したようなデジタル
形位相比較器１１２が広く用いられている。このデジタ
ル形位相比較器１１２は、基準信号ｆｓのパルスＲを入
力するインバータ１０８及び発振信号ｆ０のパルスＶを
入力するインバータ１０９、ナンドゲート１１３乃至１
２０によって構成されており、ナンドゲート１１４、１
１５及び１１６、１１７は各々フリップフロップ１２
１、１２２を構成している。

【０００７】このデジタル形位相比較器１１２は、基準
信号ｆｓのパルスＲに対して発振信号ｆ０のパルスＶの
位相が遅れている場合は、アップ方向の差信号Ｕを出力
し、一方、基準信号ｆｓのパルスＲに対して発振信号ｆ
０のパルスＶの位相が進んでいる場合は、ダウン方向の
差信号Ｄを出力するように動作する。図１３は以上のよ
うな動作を説明するタイミングチャートである。

【０００８】このような差信号Ｕ、Ｖは、図１４に示し
たように、チャージポンプ回路１２３及びこれが接続さ
れた低域フィルタ１０３から構成されるチャージポンプ
型差信号電圧発生回路１２４によって、差信号電圧Ｖｄ
に変換される。１２６は差信号Ｕが入力されるインバー
タ、１２７は差信号Ｄが入力されるＰＭＯＳ型トランジ
スタからなる第１のスイッチ素子、１２８はインバータ
１２６の出力が入力されるＮＭＯＳ型トランジスタから
なるスイッチ素子、１２９、１３０は抵抗、１３２、１
３３はキャパシタである。

【０００９】ところで、デジタル形位相比較器１１２
は、基準信号ｆｓに何らかの原因でノイズがのった場合
及び信号抜けがあった場合は、これらに対して無防備で
あるという欠点がある。このため、デジタル形位相比較
器１１２は一度それらの誤信号が入力されると、リセッ
トされない限り誤った差信号を出力し続けるので、結果
としてＰＬＬ回路の周波数精度を低下させることにな
る。この点で、デジタル形位相比較器１１２を使用する
場合は、基準信号ｆｓに対してノイズの除去及び信号補
完を行うことが重要となる。

【００１０】図１５はこのような目的で用いられている
ノイズ除去及び信号補完回路１３５を示すもので、図１
６はその動作を説明するタイミングチャートである。ノ
イズ除去及び信号補完回路１３５は、理想的な基準信号
ｆｓの周期と同じ時間でそのカウント値がＭＡＸとなる
ようなカウンタ１３７が設けられており、このカウンタ
１３７のＭＡＸ値の一定時間前にノイズマスク信号を解
除して、基準信号ｆｓを受け付けるようになっている。
又、基準信号ｆｓがなかった場合は、カウンタ１３７の
ＭＡＸ値で補完を行うようになっている。これによっ
て、新たな基準信号ｆｓ１を発生してデジタル形位相比
較器１１２に入力して、発振信号ｆ０との位相を比較す
ることにより、基準信号ｆｓの一定時間より前のノイズ
はカットされると共に、信号抜けは補完されるようにな
っている。１３９、１４０はナンドゲートである。

【００１１】図１７はＶＣＯ１０５の具体的回路を示す
もので、発振回路を構成する抵抗１４２とキャパシタ１
４３の充放電による発振信号を第１及び第２のコンパレ
ータ１４４、１４５の一方の端子に入力すると共に、第
１及び際２のコンパレータ１４４、１４５の他方の端子
に差信号電圧Ｖｄ及び抵抗１４６、１４７、１４８の分
割によって得られたＬ（Ｌｏｗ）レベルの電圧を入力す
るように構成されている。第１のコンパレータ１４４
は、発振信号の出力がＬレベル以下になると信号ＮＤ２
を出力し、第２のコンパレータ１４５は、発振信号が低
域フィルタ１０３に蓄積されている差信号電圧Ｖｄ以上
になると信号ＮＤ１を出力するようになっている。そし
て、信号ＮＤ１及びＮＤ２はフリップフロップ１５０に
よって、パルス成形されてＶＣＯ１０５の出力が得られ
るようになっている。１５１、１５２はナンドゲート、
１５３乃至１５５はインバータである。このＶＣＯ１０
５は発振手段としては、前記した文献の構成のようにセ
ラミック発振子のような発振子を用いることなく、ＣＲ
発振回路を用いており、これによって安価なＰＬＬ回路
の実現を図っている。

【００１２】図１８は図１７のＶＣＯ１０５によって得
られる周波数変換特性図を示すもので、縦軸はＶＣＯ周
波数、横軸は差信号電圧Ｖｄである。ＶＣＯ周波数と差
信号電圧は反比例の関係にある。このようなＶＣＯ１０
５に対しては、図１８の周波数変換特性がリニアである
こと、変換利得が高いこと、周波数安定度が良いこと、
調整が簡単で外付け部品が少ないこと等が要求されてい
る。

【００１３】

【発明が解決しようとする課題】前記のようなＶＣＯを
備えたＰＬＬ回路では、ＶＣＯの周波数変換特性におけ
る使用範囲が特定されていないので、場合によっては望
ましくない特性部分を使用せざるを得ないという問題が
ある。

【００１４】例えば、ＰＬＬ回路によって発生された信
号を例えばＯＳＤの文字表示位置制御のクロック信号と
して用いる場合は、図１８の周波数変換特性のＡ部を使
用すると、この部分は周波数変換利得が高すぎるため定
常的な僅かな位相差も増幅してしまうので、ジッタ（表
示文字の位置揺れ）となる不都合が生ずる。

【００１５】一方、図１８の周波数変換特性のＢ部を使
用すると、この部分は周波数変換利得が低いため、位相
差を引き込むのに時間がかかってしまうことになる。Ｏ
ＳＤではジッタが出ている時間が短ければ、人間の目に
は映りにくいので差し付えないが、ジッタが出ている時
間が長いと人間の目は表示文字が揺れていることを認識
してしまうので、表示文字が見にくくなってしまう。こ
のため、周波数変換特性においてＡ、Ｂ部のような特性
部分は使用しないことが望まれている。さらに、以上の
ことは、図１８に示される周波数変換特性のように周波
数範囲が広くなっている場合にも同様なことが言える。

【００１６】又、従来のＰＬＬ回路では、基準信号ｆｓ
に対してノイズの除去及び信号補完を行うために、図１
５に示したようなカウンタ１３７を用いるので、基準信
号ｆｓと発振信号ｆ０の大きな位相差を検出するために
は、信号補完後にノイズマスクを解除する必要がある。
すなわち、一般的に言って、信号抜けがあるような悪条
件下ではノイズも多いとみなせるので、デジタル形位相
比較器は誤った比較結果を出力し続けるという問題があ
る。

【００１７】例えば、そのような場合には図１６のタイ
ミングチャートにおいて、基準信号ｆｓにのったノイズ
１はマスクできるが、ノイズ２はマスクできないことに
なり、デジタル形位相比較器は誤動作してしまうので、
結果としてＰＬＬ回路の周波数精度を低下させることに
なる。それ故、ノイズが多い条件下でもデジタル形位相
比較器には誤信号が入力されないような改善策が望まれ
ている。

【００１８】本発明の目的は、ＶＣＯの周波数変換特性
における使用範囲を特定するようにしたＰＬＬ回路を提
供することにある。

【００１９】本発明の他の目的は、デジタル形位相比較
器を一定期間以外はリセットするようにしたＰＬＬ回路
を提供することにある。

【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【００２２】（１）本発明のＰＬＬ回路は、入力された
基準信号及び発振信号の位相を比較するデジタル形位相
比較器と、このデジタル形位相比較器から出力される比
較結果に基づいて直流制御電圧を出力する低域フィルタ
と、直流制御電圧によって発振信号の周波数が制御され
る電圧制御型発振器とを少なくとも含むＰＬＬ回路にお
いて、前記電圧制御型発振器が発振する発振信号の周波
数範囲を制限する周波数制限回路を付加している。

【００２３】（２）本発明のＰＬＬ回路は、入力された
基準信号及び発振信号の位相を比較するデジタル形位相
比較器と、このデジタル形位相比較器から出力される比
較結果に基づいて直流制御電圧を出力する低域フィルタ
と、直流制御電圧によって発振信号の周波数が制御され
る電圧制御型発振器とを少なくとも含むＰＬＬ回路にお
いて、前記電圧制御型発振器が発振する発振信号を基準
にして発振信号が出力されるタイミングの前後の一定期
間以外は、前記デジタル形位相比較器をリセットする比
較ウインド信号発生回路を付加している。

【００２４】

【作用】上述した（１）の手段によれば、本発明のＰＬ
Ｌ回路は、入力された基準信号及び発振信号の位相を比
較するデジタル形位相比較器と、このデジタル形位相比
較器から出力される比較結果に基づいて直流制御電圧を
出力する低域フィルタと、直流制御電圧によって発振信
号の周波数が制御される電圧制御型発振器とを少なくと
も含むＰＬＬ回路において、前記電圧制御型発振器が発
振する発振信号の周波数範囲を制限する周波数制限回路
を付加しているので、ＶＣＯの周波数変換特性における
使用範囲を特定することができる。

【００２５】上述した（２）の手段によれば、入力され
た基準信号及び発振信号の位相を比較するデジタル形位
相比較器と、このデジタル形位相比較器から出力される
比較結果に基づいて直流制御電圧を出力する低域フィル
タと、直流制御電圧によって発振信号の周波数が制御さ
れる電圧制御型発振器とを少なくとも含むＰＬＬ回路に
おいて、前記電圧制御型発振器が発振する発振信号を基
準にして発振信号が出力されるタイミングの前後の一定
期間以外は、前記デジタル形位相比較器をリセットする
比較ウインド信号発生回路を付加しているので、デジタ
ル形位相比較器を一定期間以外はリセットすることがで
きる。

【００２６】

【実施例】以下図面を参照して本発明の実施例を説明す
る。

【００２７】（実施例１）図１は本発明の実施例１によ
るＰＬＬ回路を示すブロック図である。本実施例のＰＬ
Ｌ回路１０は、基準信号源１１から入力された基準信号
ｆｓ及びＰＬＬ回路１０の出力である発振信号ｆ０の位
相を比較し、両信号の位相差に応じた差信号を出力する
デジタル形位相比較器１２と、この差信号から高周波成
分を除去すると共に、何等かの原因でデジタル形位相比
較器１２の出力が急激に変動したときある短時間だけ後
述のＶＣＯをロック状態に保持する低域フィルタ１３
と、低域フィルタ１３から出力された差信号電圧Ｖｄを
増幅して直流制御電圧Ｖｄ（ｔ）を出力する直流増幅器
１４と、直流制御電圧Ｖｄ（ｔ）によって制御された周
波数の発振信号ｆ０´を出力するＶＣＯ１５と、この発
振信号ｆ０´を所望の発振信号ｆ０に分周して出力する
分周器１６とを含んで構成されている。

【００２８】デジタル形位相比較器１２は、図１２及び
図１３に示したように、基準信号ｆｓのパルスＲに対し
て発振信号ｆ０のパルスＶの位相が遅れている場合は、
アップ方向の差信号Ｕを出力し、一方、基準信号ｆｓの
パルスＲに対して発振信号ｆ０のパルスＶの位相が進ん
でいる場合は、ダウン方向の差信号Ｄを出力するように
動作する。このような差信号Ｕ、Ｖは、図２に示したよ
うに、チャージポンプ回路１８及びこれが接続された低
域フィルタ１３から構成されるチャージポンプ型差電圧
発生回路２０によって、差信号電圧Ｖｄに変換される。

【００２９】チャージポンプ回路１８は、差信号Ｄ、Ｕ
を入力するノアゲート２６と、このノアゲート２６の出
力を入力する第１のスイッチ素子２１と、ノアゲート２
６の出力をインバータ２７を通じて入力する第２のスイ
ッチ素子２２と、この第２のスイッチ素子２２に直列に
接続された第３のスイッチ素子２３と、差信号Ｕを入力
し第２のスイッチ素子２２と並列に接続された第４のス
イッチ素子２４と、この第４のスイッチ素子２４に直列
に接続された第５のスイッチ素子２５とから構成されて
いる。ここで、第１のスイッチ素子２１はＰＭＯＳ型ト
ランジスタから構成され、第２のスイッチ素子２２乃至
第５のスイッチ素子２５はＮＭＯＳ型トランジスタから
構成されている。

【００３０】低域フィルタ１３は、抵抗３１、抵抗３２
及びキャパシタ３４の直列回路と、両抵抗３１、３２の
中点に接続されたキャパシタ３３から構成されている。

【００３１】次に、図２を参照して本実施例の動作を説
明する。

【００３２】基準信号ｆｓのパルスＲに対して発振信号
ｆ０のパルスＶの位相が進んでいる場合に、デジタル形
位相比較器１２から差信号Ｄが出力されると、チャージ
ポンプ回路１８のノアゲート２６の出力はＬ（Ｌｏ
ｗ）、インバータ２７の出力はＨ（Ｈｉｇｈ）となる。
これによって、第１のスイッチ素子２１乃至第３のスイ
ッチ素子２３はオンし、これら第１乃至第３のスイッチ
素子２１乃至２３のオン抵抗の比によって決定される電
圧がライン２９に出力される。この出力は、図１８に示
した周波数変換特性において、使用範囲の上限を規定す
る差信号電圧Ｖｄを構成する。

【００３３】一方、基準信号ｆｓのパルスＲに対して発
振信号ｆ０のパルスＶの位相が遅れている場合に、デジ
タル形位相比較器１２から差信号Ｕが出力されると、ノ
アゲート２６の出力はＬ（Ｌｏｗ）、インバータ２７の
出力はＨ（Ｈｉｇｈ）となる。これによって、第１のス
イッチ素子２１乃至第５のスイッチ素子２５は全てオン
し、これら第１乃至第５のスイッチ素子２１乃至２５の
オン抵抗の比によって決定される電圧がライン２９に出
力される。この出力は、図１８に示した周波数変換特性
において、使用範囲の下限を規定する差信号電圧Ｖｄを
構成する。

【００３４】すなわち、チャージポンプ型差信号電圧発
生回路２０は、ＶＣＯ１５が発振する発振信号ｆ０の周
波数範囲を制限する周波数制限回路として動作すること
になる。

【００３５】チャージポンプ型差信号電圧発生回路２０
の出力は低域フィルタ１３に入力され、差信号電圧Ｖｄ
に変換されて直流増幅器１４に出力され、この直流増幅
器１４によって直流制御電圧Ｖｄ（ｔ）に変えられてＶ
ＣＯ１５を制御して、このＶＣＯ１５から出力されて分
周器１６を通じてデジタル形位相比較器１２に入力され
る発振信号ｆ０の周波数を基準信号ｆｓの周波数に一致
させる。

【００３６】本実施例では一例として、図２において、
電源電圧Ｖｃｃを５Ｖに設定し、パルスＶの位相が進ん
でいる場合に４Ｖ、パルスＶの位相が遅れている場合に
２．５Ｖが出力されるように設計した。しかし、これら
の出力値は一例を示したものであり、例えば各スイッチ
素子を構成するＭＯＳ型トランジスタのサイズを変更す
ることにより、任意に変えることができる。なお、図２
のチャージポンプ回路１８には貫通電流が流れるが、こ
の貫通電流は差信号Ｄ、Ｕが出力されているときだけし
か流れないので問題はない。

【００３７】このような実施例１によれば次のような効
果が得られる。

【００３８】デジタル形位相比較器１２から比較結果に
基づいて出力された差信号Ｄ、Ｕは各々チャージポンプ
回路１８のノアゲート２６、インバータ２７に入力さ
れ、第１のスイッチ素子２１乃至第５のスイッチ素子２
５のスイッチ動作を制御することにより、差信号Ｄが入
力されたときはＶＣＯ１５の周波数変換特性の使用範囲
の上限を規定する電圧を出力し、差信号Ｕが入力された
ときはＶＣＯ１５の周波数特性の下限を規定する電圧を
出力するようにしたので、ＶＣＯの周波数変換特性にお
ける使用範囲を特定することができる。

【００３９】これによって、ＰＬＬ回路によって発生さ
れた信号を例えばＯＳＤの文字表示位置制御のクロック
信号として用いる場合は、周波数変換利得が高すぎる部
分を使用することはなくなるので、定常的な僅かな位相
差が増幅されることはないため、ジッタ（表示文字の位
置揺れ）は生じない。同様にして、周波数変換利得が低
い部分を使用することもなくなるので、位相差を引き込
むのに時間がかかることもなくなる。さらに、周波数変
換特性において周波数範囲が広くなっている場合にも使
用範囲を特定できるため、同様な効果を得ることができ
る。

【００４０】図３乃至図５は、実施例１の変形例を示す
もので、ＶＣＯ１５の周波数変換特性の使用範囲の上限
を規定する差信号電圧Ｖｄを発生するチャージポンプ型
差信号電圧発生回路２０の構成例を示すものである。図
３のチャージポンプ回路１８は、差信号Ｄ、Ｕを入力す
るナンドゲート３７と、このナンドゲート３７の出力を
入力するＮＭＯＳ型トランジスタからなる第１のスイッ
チ素子３８と、差信号Ｄを入力するＰＭＯＳ型トランジ
スタからなる第２のスイッチ素子３９と、この第２のス
イッチ素子３９に直列に接続されたＰＭＯＳ型トランジ
スタからなる第３のスイッチ素子４０から構成されてい
る。

【００４１】図４のチャージポンプ回路１８は、差信号
Ｕを入力するＮＭＯＳ型トランジスタからなる第１のス
イッチ素子４１と、差信号Ｄをインバータ４５を通じて
入力するＮＭＯＳ型トランジスタからなる第２のスイッ
チ素子４２と、差信号Ｄを入力するＰＭＯＳ型トランジ
スタからなる第３のスイッチ素子４３と、この第３のス
イッチ素子４３に直列に接続されたＰＭＯＳ型トランジ
スタからなる第４のスイッチ素子４４から構成されてい
る。

【００４２】図５のチャージポンプ回路１８は、差信号
Ｄを入力するＰＭＯＳ型トランジスタからなる第１のス
イッチ素子５２と、差信号Ｕを入力するＰＭＯＳ型トラ
ンジスタからなる第２のスイッチ素子５３と、差信号Ｕ
を入力するインバータ５６と、このインバータ５６の出
力を入力するＮＭＯＳ型トランジスタからなる第３のス
イッチ素子５４と、この第３のスイッチ素子５４に直列
に接続されたＮＭＯＳ型トランジスタからなる第４のス
イッチ素子５５から構成されている。

【００４３】図６は、実施例１の他の変形例を示すもの
で、ＶＣＯ１５の周波数変換特性の使用範囲の下限を規
定する差信号電圧Ｖｄを発生するチャージポンプ型差信
号電圧発生回路２０の構成例を示すものである。図６の
チャージポンプ回路１８は、差信号Ｄ、Ｕを入力するナ
ンドゲート４９と、このナンドゲート４９の出力を入力
する第１のインバータ５０と、この第１のインバータ５
０の出力を入力するＰＭＯＳ型トランジスタからなる第
１のスイッチ素子４６と、差信号Ｕを入力する第２のイ
ンバータ５１と、この第２のインバータ５１の出力を入
力するＮＭＯＳ型トランジスタからなる第２のスイッチ
素子４７と、この第２のスイッチ素子４７に直列に接続
されたＮＭＯＳ型トランジスタからなる第３のスイッチ
素子４８から構成されている。

【００４４】このように、図３乃至図５のチャージポン
プ型差信号電圧発生回路２０を用いれば、ＶＣＯ１５の
周波数変換特性の使用範囲の下限のみを規定することが
できる。又、図６のチャージポンプ型差信号電圧発生回
路２０を用いれば、ＶＣＯ１５の周波数変換特性の使用
範囲の上限のみを規定することができる。

【００４５】（実施例２）図７は本発明の実施例２によ
るＰＬＬ回路に用いられるチャージポンプ型差信号電圧
発生回路２０を示すもので、ＶＣＯ１５の周波数変換特
性の使用範囲の上限及び下限を規定する差信号電圧Ｖｄ
を、消費電力に余裕がある用途に適用するように構成し
た例を示すものである。

【００４６】図７のチャージポンプ回路１８は、差信号
Ｄを入力する第１のインバータ５８と、この第１のイン
バータ５８に並列に接続された第１のスイッチ素子５７
と、差信号Ｕを入力する第２のインバータ６０と、この
第２のインバータ６０に並列に接続された第２のスイッ
チ素子５９と、抵抗６１、６２、６３の直列回路によっ
て構成されている。

【００４７】このような実施例２によれば、実施例１に
比較して、チャージポンプ回路１８の具体的構成が異な
るだけで同様な作用が行われるので、実施例１と同様な
効果を得ることができる。

【００４８】（実施例３）図８は本発明の実施例３によ
るＰＬＬ回路に用いられるチャージポンプ型差信号電圧
発生回路２０を示すもので、ＶＣＯ１５の周波数変換特
性の使用範囲の上限及び下限を規定する差信号電圧Ｖｄ
を、電流が必要な用途に適用するように構成した例を示
すものである。

【００４９】図８のチャージポンプ回路１８は、差信号
Ｄを入力する第１のインバータ６６と、この第１のイン
バータ６６に並列に接続された第１のスイッチ素子６４
と、差信号Ｕを入力する第２のインバータ６７と、この
第２のインバータ６７に並列に接続された第２のスイッ
チ素子６５と、抵抗７０、７１、７２の直列回路と、抵
抗７０、７１の中点と第１のスイッチ素子６４間に接続
された第１の差動アンプ６８と、抵抗７１、７２の中点
と第２のスイッチ素子６５間に接続された第２の差動ア
ンプ６９によって構成されている。

【００５０】このような実施例３によれば、実施例１に
比較して、チャージポンプ回路１８の具体的構成が異な
るだけで同様な作用が行われるので、実施例１と同様な
効果を得ることができる。

【００５１】（実施例４）図９は本発明の実施例４によ
るＰＬＬ回路に用いられる比較ウインド信号発生回路７
４を示すもので、この比較ウインド信号発声回路はＶＣ
Ｏ１５とデジタル形位相比較器１２間に接続される。

【００５２】比較ウインド信号発生回路７４は、３段の
（１／２）分周器７５、７６、７７と、各分周器７５、
７６、７７の出力が入力される第１のノアゲート７８及
び第１のナンドゲート７９と、各分周器７６、７７の出
力が入力される第２のナンドゲート８０と、リセット信
号が入力される第１のインバータ８１と、第１のナンド
ゲート８０の出力が入力される第２のインバータ８２
と、各ゲート７８、８１、８２の出力が入力される第２
のノアゲート８３とから構成されている。第１のナンド
ゲート７９は発振信号ｆ０を出力し、第２のノアゲート
８３は比較ウインド信号Ｗを出力する。

【００５３】図１０は図９の比較ウインド信号発生回路
７４の動作を説明するタイミングチャートである。この
比較ウインド信号発生回路７４は、発振信号ｆ０を基準
としてこの発振信号ｆ０が出力されるタイミングの前後
の一定期間Ｔ以外は、デジタル形位相比較器１２に比較
ウインド信号Ｗを出力して、デジタル形位相比較器１２
をリセットするように構成されている。すなわち、デジ
タル形位相比較器１２は、比較ウインド信号Ｗが入力さ
れない、発振信号ｆ０が出力されるタイミングの前後の
一定期間Ｔのみ動作可能なように構成されている。

【００５４】このような構成によれば、図１０のタイミ
ングチャートから明らかなように、ノイズ１、２がのっ
た基準信号ｆｓがデジタル形位相比較器１２に入力され
た場合でも、これらノイズ１、２がのっている期間は、
デジタル形位相比較器１２がリセットされるため、誤信
号の入力を防止することができる。これにより、最悪の
場合でも、誤信号の入力によるデジタル形位相比較器１
２の誤動作を１回に抑えることができるようになる。こ
れは例えばＶＴＲに適用した場合には、特殊再生時にノ
イズバーが出ている間はＰＬＬ回路の動作も乱れるが、
正常画面に戻ればすぐに正常画面にに引き込むことがで
きるようになる。

【００５５】このような実施例４によれば次のような効
果が得られる。

【００５６】ＶＣＯ１５が発振する発振信号ｆ０を基準
にして発振信号ｆ０が出力されるタイミングの前後の一
定期間Ｔ以外は、デジタル形位相比較器１２をリセット
する比較ウインド信号Ｗを発生するようにしたので、デ
ジタル形位相比較器１２を一定期間以外はリセットする
ことができる。

【００５７】これによって、ノイズ１、２がのった基準
信号ｆｓがデジタル形位相比較器１２に入力された場合
でも、ノイズ１、２を共にマスクできるようになるの
で、デジタル形位相比較器１２の誤動作を防止できるた
め、ＰＬＬ回路の周波数精度を低下させることはなくな
る。又、この結果として、ＰＬＬ回路のロックアップタ
イムを落とさずにノイズに強いＰＬＬ回路を提供するこ
とができる。

【００５８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００５９】例えば、前記各実施例で示したＭＯＳ型ト
ランジスタからなるスイッチ素子の一部は、抵抗素子で
構成することができる。又、各実施例で示した抵抗は、
拡散抵抗、多結晶シリコン抵抗で構成することができ
る。

【００６０】さらに、チャージポンプ型差信号電圧発生
回路２０で発生する電圧は、位相が進んでいる場合と位
相が遅れている場合の２種類だけでなく、さらにきめ細
かく、大きく進んでいる、少し進んでいる、大きく遅れ
ている、少し遅れているの４種類の電圧を出力させるよ
うにしても良い。

【００６１】さらに又、比較ウインド信号発生回路７４
の構成は、分周器の段数、発振信号ｆ０デューティを変
えることにより、種々の仕様の比較ウインド信号を発生
することができる。又、比較ウインド信号の信号幅は必
要な特性によって異なるため、分周器の段数、発振信号
ｆ０のデューティが同じであっても、種々の回路構成で
比較ウインド信号発生回路７４を実現することができ
る。

【００６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＬＬ
回路の技術に適用した場合について説明したが、それに
限定されるものではない。本発明は、少なくともデジタ
ル形位相比較器を利用するような条件のものには適用で
きる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００６４】デジタル形位相比較器から比較結果に基づ
いて出力された一方の差信号が入力されたときはＶＣＯ
の周波数変換特性の使用範囲の上限を規定する電圧を出
力し、他方の差信号が入力されたときはＶＣＯの周波数
特性の下限を規定する電圧を出力するようにしたので、
ＶＣＯの周波数変換特性における使用範囲を特定するこ
とができる。

【００６５】ＶＣＯが発振する発振信号ｆ０を基準にし
て発振信号ｆ０が出力されるタイミングの前後の一定期
間以外は、デジタル形位相比較器をリセットする比較ウ
インド信号Ｗを発生するようにしたので、デジタル形位
相比較器を一定期間以外はリセットすることができる。

【図面の簡単な説明】

【図１】本発明の実施例１によるＰＬＬ回路を示すブロ
ック図である。

【図２】実施例１のＰＬＬ回路に用いられるチャージポ
ンプ型差信号電圧発生回路を示す構成図である。

【図３】実施例１のＰＬＬ回路に用いられるチャージポ
ンプ型差信号電圧発生回路の変形例を示す構成図であ
る。

【図４】実施例１のＰＬＬ回路に用いられるチャージポ
ンプ型差信号電圧発生回路の他の変形例を示す構成図で
ある。

【図５】実施例１のＰＬＬ回路に用いられるチャージポ
ンプ型差信号電圧発生回路のその他の変形例を示す構成
図である。

【図６】実施例１のＰＬＬ回路に用いられるチャージポ
ンプ型差信号電圧発生回路のその他の変形例を示す構成
図である。

【図７】本発明の実施例２によるＰＬＬ回路に用いられ
るチャージポンプ型差信号電圧発生回路を示す構成図で
ある。

【図８】本発明の実施例３によるＰＬＬ回路に用いられ
るチャージポンプ型差信号電圧発生回路の他の例を示す
構成図である。

【図９】本発明の実施例４によるＰＬＬ回路に用いられ
る比較ウインド信号発生回路を示す構成図である。

【図１０】図９の動作を説明するタイミングチャートで
ある。

【図１１】従来のＰＬＬ回路を示すブロック図である。

【図１２】ＰＬＬ回路に用いられるデジタル形位相比較
器を示す構成図である。

【図１３】図１２の動作を説明するタイミングチャート
である。

【図１４】従来のＰＬＬ回路に用いられるチャージポン
プ型差信号電圧発生回路を示す構成図である。

【図１５】従来のＰＬＬ回路に用いられるノイズ除去及
び信号補完回路を示す構成図である。

【図１６】図１５の動作を説明するタイミングチャート
である。

【図１７】ＰＬＬ回路に用いられるＶＣＯを示す構成図
である。

【図１８】図１７のＶＣＯのＶＣＯ周波数と差信号電圧
との関係を示す周波数変換特性図である。

【符号の説明】

１１…基準信号源、１２…デジタル形位相比較器、１３
…低域フィルタ、１４…直流増幅器、１５…ＶＣＯ（電
圧制御型発振器）、１６、７５乃至７７…分周器、１８
…チャージポンプ回路、２０…チャージポンプ型差信号
電圧発生回路、２１乃至２５、３８乃至４０、４１乃至
４４、４６乃至４８、５２乃至５５、５７、５９、６
４、６５…スイッチ素子、２６、７８、８３…ノアゲー
ト、２７、４５、５０、５１、５６、５８、６０、６
６、６７、８１、８２…インバータ、２９…出力ライ
ン、３１、３２、６１乃至６３、７０乃至７２…抵抗、
３３、３４…キャパシタ、３７、４９、７９、８０…ナ
ンドゲート、６８、６９…差動アンプ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力された基準信号及び発振信号の位相
   を比較するデジタル形位相比較器と、このデジタル形位
   相比較器から出力される比較結果に基づいて直流制御電
   圧を出力する低域フィルタと、直流制御電圧によって発
   振信号の周波数が制御される電圧制御型発振器とを少な
   くとも含むＰＬＬ回路において、前記電圧制御型発振器
   が発振する発振信号の周波数範囲を制限する周波数制限
   回路を付加したことを特徴とするＰＬＬ回路。
2. 【請求項２】 前記周波数制限回路は、デジタル形位相
   比較器から出力される比較結果を差信号電圧に変換する
   差信号電圧発生回路からなることを特徴とする請求項１
   記載のＰＬＬ回路。
3. 【請求項３】 前記差信号電圧発生回路は、半導体スイ
   ッチ素子を含むことを特徴とする請求項２記載のＰＬＬ
   回路。
4. 【請求項４】 前記半導体スイッチ素子は、ＭＯＳ型ト
   ランジスタからなることを特徴とする請求項３記載のＰ
   ＬＬ回路。
5. 【請求項５】 入力された基準信号及び発振信号の位相
   を比較するデジタル形位相比較器と、このデジタル形位
   相比較器から出力される比較結果に基づいて直流制御電
   圧を出力する低域フィルタと、直流制御電圧によって発
   振信号の周波数が制御される電圧制御型発振器とを少な
   くとも含むＰＬＬ回路において、前記電圧制御型発振器
   が発振する発振信号を基準にして発振信号が出力される
   タイミングの前後の一定期間以外は、前記デジタル形位
   相比較器をリセットする比較ウインド信号発生回路を付
   加したことを特徴とするＰＬＬ回路。
6. 【請求項６】 前記リセット信号発生回路は、分周回路
   を含むことを特徴とする請求項５記載のＰＬＬ回路。