JP2013021445A - 遷移検出回路 - Google Patents

Abstract

【課題】
簡潔な構成でコード信号の遷移を検出する遷移検出回路を提供する。
【解決手段】
１ビットずつ遷移するグレイコードの遷移を検出する検出回路において、グレイコードのビットに含まれる１の個数が偶数であるか奇数であるかによって変化する信号を出力する組み合わせ論理回路と、組み合わせ論理回路の出力が変化したときに有効となる遷移検出信号を生成する比較回路とを備える。
【選択図】 図４

Description

本発明は、遷移検出回路に関する。

外部から供給される信号を処理する回路において、信号の状態が遷移した時に処理を実行するため、遷移検出回路が用いられることがある。このような遷移検出回路は、例えば、受信データに同期した位相のクロックの情報を出力する回路から信号を受け、この信号の変化に合わせて送信データのクロックを選択するビット同期回路に用いられている。

特許文献１には、受動光網（ＰＯＮ：Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）が示されている。この受動光網では、局側装置（ＯＬＴ：Ｏｐｔｉｃａｌ Ｌｉｎｅ Ｔｅｒｍｉｎａｌ）１Ａに、複数の加入者接続装置（ＯＮＵ：Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ Ｕｎｉｔ）１０が、光ファイバ１１，１３、光カプラ１２を介して接続される（図２、段落［０００２］）。

局側装置１Ａから加入者接続装置１０への下りデータフレームは、局側装置１Ａの内部基準クロックに同期した周波数で送信される。各加入者側装置１０は、下りフレームから基本クロックを抽出し、装置内基準クロックに同期した周波数でそれぞれの上り方向のデータフレームを送信する（段落［０００７］，［０００８］）。この局側装置１Ａにはビット同期回路２３が設けられている。

図１は、従来技術におけるビット同期回路の一部を示すブロック図である。

ビット同期回路８３では、受信データへの同期引き込みと位相追従動作を行う。ビット同期回路８３は、周波数ｆ０の装置内基準クロックＣＬからｍ相クロックを生成する多相クロック生成部８００と、データが入力される位相追従部８０２と、データ取込クロックおよび位相検出クロックの位相を最適位相に動的に切替える為のクロック切換え部８０５と、上記データ取込クロックによって位相追従部８０２がリタイミングしたデータをバッファリングし、装置内基準クロックＣＬに従って出力するための蓄積部８０６とから構成される。クロック切替え部８０５は、位相追従部８０２から出力された位相補正信号に基づいて、クロック選択制御信号（ＳＥＬ１，ＳＥＬ２）を生成するポインタ部８０３と、上記クロック選択制御信号に従って、多相クロック生成部８００が生成するｍ相クロックの中から、位相追従部８０２に供給すべき最適なデータ取込クロックと位相検出クロックを選択するクロック選択部８０４とからなる。

また、特許文献２には、ディレイ素子５２等で構成される遷移検出回路４１を、制御信号の各々、および、アドレス信号の各ビット毎に設ける構成が示されている（図９、段落［００３１］）。

また、特許文献３には、アドレス信号が供給される入力端子１２に、遅延回路２１等で構成される入力検知回路１３を接続し、入力信号の遷移を検出し、その遷移に応じてパルス信号を発生する構成が示されている（図１，２、段落［００１４］〜［００２１］）。

特開２００７−４３４６０号公報 特開２００１−２４３７６５号公報 特開２００８−２１３４０号公報

多相クロックの中からクロックを選択する特許文献１の回路において、選択すべきクロックを表すコード信号の供給を受け、このコード信号の遷移を検出する回路として、例えば特許文献２や特許文献３に示す回路を内蔵することが考えられる。しかし、特許文献２や特許文献３に示す回路ではビットごとにディレイや遷移検出回路が設けられており、回路全体の規模が大きくなってしまう。

本発明は上記問題点を解決し、簡潔な構成でコード信号の遷移を検出する遷移検出回路を提供することを目的とするものである。

上記目的を達成する本発明の遷移検出回路は、
１ビットずつ遷移するグレイコードの遷移を検出する検出回路であって、
上記グレイコードのビットに含まれる１の個数が偶数であるか奇数であるかによって変化する信号を出力する組み合わせ論理回路と、
上記組み合わせ論理回路の出力が変化したときに有効となる遷移検出信号を生成する比較回路とを備えることを特徴とする。

本発明の遷移検出回路は、組み合わせ論理回路で、ビットに含まれる１の個数が偶数であるか奇数であるかによって変化する信号を出力し、比較回路で、出力が変化したときに有効となる遷移検出信号を生成する。本発明の遷移検出回路によれば、グレイコードのビットごとにディレイや遷移検出回路を設ける必要がないため、簡潔な構成でコード信号の遷移を検出することができる。

ここで、上記本発明の遷移検出回路において、上記比較回路が、上記組み合わせ論理回路の出力とこの出力を遅延させた遅延出力とを比較して、上記遷移検出信号を生成するものであることが好ましい。

比較回路が、遅延出力と比較して遷移検出信号を生成することにより、上記組み合わせ論理回路だけでなく遷移検出回路の全体を、ラッチや順序回路を含まない組み合わせ回路で構成することができる。したがって、遷移検出回路が接続される他の回路との間で、動作クロックの調整を行う必要がない。

以上説明したように、本発明によれば、簡潔な構成でコード信号の遷移を検出する遷移検出回路が実現する。

従来技術におけるビット同期回路の一部を示すブロック図である。 本発明の遷移検出回路の第１実施形態が適用される受動光網の概略構成図である。 １６のクロック信号のそれぞれを表すクロック番号と、出力されるコード信号と、組み合わせ論理回路の出力ＰＲＥ＿ＤＬＹの値との対応を示す表である。 図２に示す遷移検出回路１１４の内部構成を示す回路図である。 図４に示す遷移検出回路１１４の動作を示すタイミングチャートである。 第２実施形態の遷移検出回路における比較回路を示す回路図である。

以下図面を参照して本発明の実施の形態を説明する。

［受動光網］
図２は、本発明の遷移検出回路の第１実施形態が適用される受動光網の概略構成図である。

本実施形態の遷移検出回路は、図２に示す受動光網Ｎにおいて局側装置（ＯＬＴ）２と光通信を行う加入者接続装置（ＯＮＵ）１に内蔵されている。

図２に示す受動光網Ｎにおいて、加入者接続装置１には、加入者端末３が接続され、加入者端末からの上りデータは、加入者接続装置１および局側装置２を介してインターネット網に代表されるネットワークに転送される。これとは反対に、ネットワークからの下りデータは、局側装置２および加入者接続装置１を介して加入者端末３に転送される。加入者接続装置１と局側装置２との間の通信は、データパケットの単位で行われる。

局側装置２と加入者接続装置１との間は光ファイバ４によって接続されている。１つの局側装置２には、加入者接続装置１が複数接続されているが、図２では、代表として、１つの加入者接続装置１のみが示されている。局側装置２から、複数の加入者接続装置１への下りデータ伝送は、複数の加入者接続装置１に対する同時通信方式で行われる。局側装置２は、内部のクロックに同期した信号で下りデータを送信する。局側装置２から送信される下りデータには、各加入者接続装置１に応じた宛先アドレスを含む複数のデータパケットが連続的に配置されている。加入者接続装置１は、複数のデータパケットに含まれる宛先アドレスを判別し、自分あてのデータパケットを取り込んで加入者端末３に転送する。

この逆に、加入者接続装置１は、データの衝突を避けるため、上りデータのパケットを局側装置２から指定されたタイミングで送信する。受動光網Ｎでは、局側装置２に複数の加入者接続装置１の上りデータが時分割多重されて送信される。加入者接続装置１が出力する上りデータを局側装置２が受信可能なように、加入者接続装置１には、局側装置２から供給される下りデータの信号の位相を検出し、この位相に同期した位相で上りデータの信号を送信するための位相同期回路が備えられている。位相の検出は、典型的には下りデータに含まれるバーストデータの信号に対して行われる。

図２に示す加入者接続装置１は、受送信回路１１、レーザーダイオード（ＬＤ：Ｌａｓｅｒ Ｄｉｏｄｅ）１２、および、フォトダイオード（ＰＤ：Ｐｈｏｔｏ Ｄｉｏｄｅ）１３を備えている。受送信回路１１は、加入者端末３との間で上りデータおよび下りデータの送受信を行う。受送信回路１１は、加入者端末３から送信されてきたデータに基づいて、レーザーダイオード１２を発光させるための信号を出力する。レーザーダイオード１２で発光された光信号は、光ファイバ４によって伝送される。フォトダイオード１３は光信号を電気信号に変換して受送信回路１１に供給する。この電気信号は受送信回路１１で処理され、このうち、加入者接続装置１および加入者端末３に対応するデータパケットのデータが加入者端末３に送信される。

［受送信回路］
図２に示す受送信回路１１は、信号入力回路１１１、位相検出回路１１２、クロック生成回路１１３、遷移検出回路１１４、フィルタ回路１１５、位相調整回路１１６、および、信号出力回路１１７を備えている。

信号入力回路１１１は、フォトダイオード１３から供給される、加入者接続装置１および加入者端末３に入力されてくる信号を処理する回路である。信号入力回路１１１は、信号の増幅、サンプリング、およびデータパケットの検出を行い、さらに、データパケットのうち加入者接続装置１および加入者端末３に対応するデータパケットを取り出し、下りデータとして加入者端末３に供給する。信号入力回路１１１は、シリアルデータの形式で入力されてくる信号を、パラレル形式に変換して加入者端末３に供給する。

位相検出回路１１２、クロック生成回路１１３、遷移検出回路１１４、フィルタ回路１１５、および位相調整回路１１６は、位相同期回路として機能する。

位相検出回路１１２は、フォトダイオード１３から供給されてくる信号ＩＮの位相を検出する。クロック生成回路１１３は、同一周波数で互いに位相が異なる複数のクロックＣＬＫを出力している。図２に示す例では、クロック生成回路１１３は、１６分の１周期ずつ位相がずれた１６のクロック信号ＣＬＫを出力する。位相検出回路１１２は、これら１６のクロック信号ＣＬＫと、フォトダイオード１３から供給されてくる信号ＩＮ、より詳細には、各データパケットに含まれる信号とを比較して、最も近い位相を有するクロック信号を選択する。信号入力回路１１１は、位相検出回路１１２によって選択されたクロック信号のタイミングで、フォトダイオード１３から供給されてくる信号ＩＮをサンプリングすることでデータパケットを取り出している。

また、位相検出回路１１２は、下りデータの信号ＩＮに最も近い位相を有するクロック信号の情報を出力する。より具体的には、位相検出回路１１２は、クロック生成回路１１３が生成する複数のクロック信号ＣＬＫのうち、下りデータの信号ＩＮに最も近い位相を有するクロック信号の番号を、グレイコードで表されたコード信号ＮＵＭで出力する。図３のパート（Ａ）は、クロック生成回路１１３が生成する１６のクロック信号ＣＬＫのそれぞれを表すクロック番号と、出力されるコード信号ＮＵＭとの対応を示す表である。

クロック生成回路１１３が生成するクロック番号０からクロック番号１５までの１６のクロック信号ＣＬＫは、クロック番号が１増加または減少するごとに、位相が１６分の１周期ずつずれる。なお、クロック番号０のクロック信号とクロック番号１５のクロック信号との間では、位相が１６分の１周期ずれている。位相検出回路１１２が出力する、クロック番号０に対応した４ビットのコード信号ＮＵＭ［３：０］は、グレイコードとなっている。すなわち、クロック番号が１増加または減少するごとに、出力されるコード信号ＮＵＭ［３：０］は、４ビットのうち１ビットの値（０か１）のみが遷移する。

再び図２を参照して説明を続ける。遷移検出回路１１４は、位相検出回路１１２が出力したコード信号ＮＵＭの状態の遷移を検出し、遷移を表す遷移信号ＣＨＧをフィルタ回路１１５に出力する。フィルタ回路１１５は、位相検出回路１１２が過去に出力したコード信号ＮＵＭを記憶しており、記憶されたコード信号との間でデジタルフィルタ処理を実行する。フィルタ回路１１５のフィルタ処理によって、コード信号ＮＵＭが表すクロック番号の変化における高周波成分がカットされて変化が緩やかとなり、位相調整回路１１６で選択されるクロック位相の急激な変化が抑えられる。また、フィルタ回路１１５は、遷移検出回路１１４がコード信号ＮＵＭの状態の遷移を検出した場合、すなわち、フィルタ処理が必要な場合のみにフィルタ処理を実行する。このため、コード信号ＮＵＭの状態が変化しない不必要な状況におけるフィルタ処理の実行が抑えられる。

位相調整回路１１６は、クロック生成回路１１３が出力する複数のクロック信号ＣＬＫの中から、フィルタ回路１１５が出力するコード信号に応じたクロック信号を選択し、信号出力回路１１７に供給する。

信号出力回路１１７は、位相調整回路１１６で選択されたクロック信号のタイミングに応じて上りデータの信号を出力する。信号出力回路１１７から出力される上りデータの信号の位相は、信号入力回路１１１に入力される下りデータの信号の位相に追従するように同期する。上りデータは、加入者端末３から供給される。信号出力回路１１７は、加入者端末３からパラレル形式で供給されてくる上りデータをシリアル形式に変換しバッファリングを行い、信号入力回路１１１が受けた下りデータに含まれた送信割り当て時間の情報に基づいて上りデータを出力する。信号出力回路１１７には、ＬＤ１２を駆動する図示しないドライバも内蔵されており、ＬＤ１２は、信号出力回路１１７から出力された信号に応じて発光し、上りデータを出力する。

［遷移検出回路］
図４は、図２に示す遷移検出回路の内部構成を示す回路図である。

遷移検出回路１１４は、コード信号ＮＵＭが表すグレイコードの遷移を検出する検出回路であり、組み合わせ論理回路１１４Ａと比較回路１１４Ｂとを備えている。

組み合わせ論理回路１１４Ａは、グレイコードを表すコード信号ＮＵＭ［０：３］の各ビット［０］，［１］，［２］，［３］に含まれる１の個数が偶数であるか奇数であるかによって変化する信号を出力する。組み合わせ論理回路１１４Ａは、３つの排他的論理和（ＸＯＲ）ゲート１１４１，１１４２，１１４３を備えている。コード信号ＮＵＭ［０：３］を構成する４ビット［３：０］のうち、下位２ビット［０］，［１］が第１のＸＯＲゲート１１４１に入力され、上位２ビット［３］，［４］が第２のＸＯＲゲート１１４２に入力されている。また、第１のＸＯＲゲート１１４１の出力および第２のＸＯＲゲート１１４２の出力が、第３のＸＯＲゲート１１４３の入力に接続されており、第３のＸＯＲゲート１１４３の出力が組み合わせ論理回路１１４Ａの出力ＰＲＥ＿ＤＬＹとなっている。

図３のパート（Ｂ）には、コード信号ＮＵＭ［０：３］の各値に対する、組み合わせ論理回路１１４Ａの出力ＰＲＥ＿ＤＬＹの値が示されている。図３のパート（Ｂ）に示すように、組み合わせ論理回路１１４Ａは、コード信号ＮＵＭ［０：３］の各ビットに含まれる１の個数が偶数の場合には０を出力し、奇数の場合には１を出力する。

図４に戻って説明を続ける。比較回路１１４Ｂは、組み合わせ論理回路１１４Ａの出力ＰＲＥ＿ＤＬＹが変化したときに有効となる遷移検出信号ＣＨＧを生成する。比較回路１１４Ｂは、遅延回路１１４４およびＸＯＲゲート１１４５を備えている。ＸＯＲゲート１１４５には、組み合わせ論理回路１１４Ａの出力ＰＲＥ＿ＤＬＹと、この出力ＰＲＥ＿ＤＬＹが遅延回路１１４４を経て遅延した遅延信号ＰＯＳＴ＿ＤＬＹが入力されている。ＸＯＲゲート１１４５の出力は、遷移検出信号ＣＨＧとなっている。遅延回路１１４４は、例えばバッファゲートを直列接続したものであるが、信号を遅延する他の素子も採用可能である。

図５は、図４に示す遷移検出回路１１４の動作を示すタイミングチャートである。

ここで、遷移検出回路１１４に入力されるコード信号ＮＵＭ［０：３］は、位相が予め定められた長さ（１６分の１周期）ずつ順にずれた複数のクロックのうち、下りデータの信号の位相に最も近い位相のクロックの番号をグレイコードで表している。コード信号ＮＵＭ［０：３］が表すクロック番号は、下りデータの信号における位相のずれに追従するため、通常は、段階的に増加または減少する。したがって、クロック番号をグレイコードで表したコード信号ＮＵＭ［０：３］は、クロック番号が増加または減少するとともに、各ビットに含まれる１の個数が偶数と奇数とを繰り返すように変動する。例えば、クロックの番号が０から１に変化するのに応じて、図５に示すように、コード信号ＮＵＭ［０：３］が、”００００”から”０００１”へと変化する場合には、組み合わせ論理回路１１４Ａの出力ＰＲＥ＿ＤＬＹがＬレベルからＨレベルへと変化する。

比較回路１１４Ｂは、組み合わせ論理回路１１４Ａの出力ＰＲＥ＿ＤＬＹが変化すると、変化が遅延回路１１４４の出力ＰＯＳＴ＿ＤＬＹに反映されるまでの期間、ＸＯＲゲート１１４５に入力される２つの値が異なるため、ＸＯＲゲート１１４５の出力が１になる。つまり、比較回路１１４Ｂは、組み合わせ論理回路１１４Ａの出力ＰＲＥ＿ＤＬＹが１回変化すると、１のパルスを１回出力する。

このことは、クロック番号の増加に応じて、コード信号ＮＵＭ［０：３］が”０００１”から”００１１”、”００１１”から”００１０”、”００１０”から”０１１０”へと変化する場合にも同様であり、変化の度に遷移検出信号ＣＨＧのパルスが１回出力する。このようにして、遷移検出回路１１４では、コード信号ＮＵＭが表すグレイコードの遷移が検出される。

本実施形態の遷移検出回路１１４では、コード信号ＮＵＭが表すグレイコードの複数のビットは、組み合わせ論理回路１１４ＡのＸＯＲゲート１１４１〜１１４３により演算されて、１ビットの出力ＰＲＥ＿ＤＬＹが得られ、１ビットの出力ＰＲＥ＿ＤＬＹについてのみ遅延回路１１４４とＸＯＲゲート１１４５の処理が行われる。

また、本実施形態の遷移検出回路１１４は、組み合わせ論理回路１１４Ａのみならず比較回路１１４Ｂも、外部から動作クロックの入力を必要としない組み合わせ回路のみで構成されている。したがって、外部クロックを必要とするラッチ（フリップフロップ）回路や順序回路を含んだ場合と異なり、周辺の回路との間で、動作クロックの調整を行う必要がない。よって、回路の設計において、種々の回路に内蔵（インプリメント）することが可能であり、設計の自由度が高い。

これまで説明してきた第１実施形態では、遷移検出回路１１４が有する比較回路１１４Ｂとして、ラッチ回路を含まない組み合わせ回路の例を示した。

しかし、例えば、図６に示す比較回路２１４Ｂを、図４に示す比較回路１１４Ｂに代えて用いることができる。図６に示す比較回路２１４Ｂは、組み合わせ論理回路１１４Ａ（図４参照）の出力ＰＲＥ＿ＤＬＹを外部から供給されるクロックのタイミングまで保持するラッチ（フリップフロップ）回路２１４４、および、組み合わせ論理回路１１４Ａの出力ＰＲＥ＿ＤＬＹとラッチ回路２１４４の出力とが入力されたＸＯＲゲート２１４５とを備える。図６に示す比較回路２１４Ｂは、組み合わせ論理回路１１４Ａの出力ＰＲＥ＿ＤＬＹが変化する度に”１”のパルスを出力する。

なお、上述した実施形態には、本発明にいうグレイコードの例として、４ビットで表されるグレイコードが示されている。しかし、本発明はこれに限られるものではなく、例えば、グレイコードは４ビット以外のビット数であってもよい。

また、上述した実施形態では、本発明にいう遷移検出回路の例として、加入者接続装置の受送信回路に適用された遷移検出回路１１４が示されている。しかし、本発明はこれに限られるものではなく、グレイコードの遷移を検出する回路一般に適用されたものであってもよい。

１ 加入者接続装置
１１ 受送信回路
１１４ 遷移検出回路
１１４Ａ 組み合わせ論理回路
１１４Ｂ 比較回路
１１４１，１１４２，１１４３，１１４５ ＸＯＲゲート
１１４４ 遅延回路
２１４４ ラッチ回路
２１４５ ＸＯＲゲート

Claims (2)

1. １ビットずつ遷移するグレイコードの遷移を検出する検出回路であって、
   前記グレイコードのビットに含まれる１の個数が偶数であるか奇数であるかによって変化する信号を出力する組み合わせ論理回路と、
   前記組み合わせ論理回路の出力が変化したときに有効となる遷移検出信号を生成する比較回路とを備えることを特徴とする遷移検出回路。
2. 前記比較回路が、前記組み合わせ論理回路の出力と該出力を遅延させた遅延出力とを比較して、前記遷移検出信号を生成することを特徴とする請求項１記載の遷移検出回路。

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