JPS5854694B2 - クロック位相選択回路 - Google Patents
クロック位相選択回路Info
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- JPS5854694B2 JPS5854694B2 JP52127949A JP12794977A JPS5854694B2 JP S5854694 B2 JPS5854694 B2 JP S5854694B2 JP 52127949 A JP52127949 A JP 52127949A JP 12794977 A JP12794977 A JP 12794977A JP S5854694 B2 JPS5854694 B2 JP S5854694B2
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- Japan
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- phase
- clock
- memory
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- selection circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は、同一周波数を供給されている装置間の局内伝
送における受信回路でタイミングを作るクロック位相選
択回路に関するものである。
送における受信回路でタイミングを作るクロック位相選
択回路に関するものである。
従来の局内伝送において伝送媒体によって発生した歪に
よるパルス幅を整形する場合は、受信波形からタイミン
グ信号を抽出することによる自己タイミング抽出によっ
てクロックパルスを再生しており、その位相は、製造時
などに受信パルスのアイパターンの中央付近の位相に調
整されていた。
よるパルス幅を整形する場合は、受信波形からタイミン
グ信号を抽出することによる自己タイミング抽出によっ
てクロックパルスを再生しており、その位相は、製造時
などに受信パルスのアイパターンの中央付近の位相に調
整されていた。
このような方式においては、伝送符号としてタイミング
情報が消失するような波形（例えばＮＲＺ符号、バイポ
ーラ符号など）を用いると、再生クロックパルスが消失
する欠点があるばかりでなく、タンク回路または発振器
などを用いてタイミングを抽出するために、受動回路部
品による実装スペースが大きいなどの欠点があった。
情報が消失するような波形（例えばＮＲＺ符号、バイポ
ーラ符号など）を用いると、再生クロックパルスが消失
する欠点があるばかりでなく、タンク回路または発振器
などを用いてタイミングを抽出するために、受動回路部
品による実装スペースが大きいなどの欠点があった。
本発明は、上記従来例の欠点を解決するために、同一周
波数が供給されている装置間の局内伝送において、送信
クロックパルスと等しい繰り返し周波数を持ち、位相の
みが異なるような受信側装置のクロックパルスを用いて
、量子化された位相のクロックパルスを数種類作り、受
信パルスのりタイミング用クロック位相としてこのうち
の最も適した１相のクロックパルスを選択することを特
徴とするクロック位相選択回路を提供するものである。
波数が供給されている装置間の局内伝送において、送信
クロックパルスと等しい繰り返し周波数を持ち、位相の
みが異なるような受信側装置のクロックパルスを用いて
、量子化された位相のクロックパルスを数種類作り、受
信パルスのりタイミング用クロック位相としてこのうち
の最も適した１相のクロックパルスを選択することを特
徴とするクロック位相選択回路を提供するものである。
以下、図面により実施例を詳細に説明する。第１図は、
本発明が適用できる装置間接続の条件を示したもので、
１はタイミング供給装置、２は送信側の装置、３は受信
側の装置、４は局伝送路、５は局内伝送の送信回路、６
は局内伝送の受信回路であり、タイミング供給装置１、
送信側の装置２、受信側の装置３は局舎内に設置された
装置であって、タイミング供給装置１は送信側の装置２
および受信側の装置３に繰り返し周波数の等しいクロッ
クパルスを供給し、送信回路５は送信側の回路２に供給
されたクロックパルスを用いて符号変換し、局内伝送路
４に信号を伝送する。
本発明が適用できる装置間接続の条件を示したもので、
１はタイミング供給装置、２は送信側の装置、３は受信
側の装置、４は局伝送路、５は局内伝送の送信回路、６
は局内伝送の受信回路であり、タイミング供給装置１、
送信側の装置２、受信側の装置３は局舎内に設置された
装置であって、タイミング供給装置１は送信側の装置２
および受信側の装置３に繰り返し周波数の等しいクロッ
クパルスを供給し、送信回路５は送信側の回路２に供給
されたクロックパルスを用いて符号変換し、局内伝送路
４に信号を伝送する。
受信回路６は伝送波形を復調し、これを元信号として受
信側の装置３に渡すものである。
信側の装置３に渡すものである。
第２図は、本発明の原理を示したもので、第２図Ａは受
信波形を２値打号にしたとき、パルスの立上りにタイミ
ング情報を持つパルス波形を用いた場合の波形図であり
、波形歪の領域をアイダイヤグラムとして示しており、
また７はパルスの立上りが起こりうる領域、８はこの領
域７のうちで時間的に最も遅れたパルス立上り時点を示
している。
信波形を２値打号にしたとき、パルスの立上りにタイミ
ング情報を持つパルス波形を用いた場合の波形図であり
、波形歪の領域をアイダイヤグラムとして示しており、
また７はパルスの立上りが起こりうる領域、８はこの領
域７のうちで時間的に最も遅れたパルス立上り時点を示
している。
第２図Ｂはパルスの繰り返し周期Ｔを４相に量子化した
場合のクロックパルスの位相を示した例であり、９，１
０，１１．１２は装置３のクロックパルスを用いて作っ
た４種類の位相を持つクロックパルスであり、各クロッ
クパルスの相間が等しいときは、各クロックは占有率か
はＫ ０．５となっている。
場合のクロックパルスの位相を示した例であり、９，１
０，１１．１２は装置３のクロックパルスを用いて作っ
た４種類の位相を持つクロックパルスであり、各クロッ
クパルスの相間が等しいときは、各クロックは占有率か
はＫ ０．５となっている。
１３は第２図Ａの領域７に存在する瞬時のパルスの立上
り時点を示している。
り時点を示している。
この立上り時点１３の位相が第２図Ａの立上り時点８で
ある場合には、第２図Ａをクロックの立上り点を用いて
リタイミングするには同図Ｂのクロックの立上り時点が
同図Ａの波形の雑音のない領域（第２図Ａの■の範囲）
になければならない。
ある場合には、第２図Ａをクロックの立上り点を用いて
リタイミングするには同図Ｂのクロックの立上り時点が
同図Ａの波形の雑音のない領域（第２図Ａの■の範囲）
になければならない。
この条件を満足するクロック位相は同図Ｂの１１または
１２である。
１２である。
同図Ａの波形をリタイミングするには、雑音領域を除い
た後初めに出現する位相を選択すればよいことからりタ
イミング位相は１１となる。
た後初めに出現する位相を選択すればよいことからりタ
イミング位相は１１となる。
この位相を持つクロックパルスを保持し続ければ、零連
続のあるパルス波形を用いて局内伝送することも可能で
ある。
続のあるパルス波形を用いて局内伝送することも可能で
ある。
第３図は、量子化の位相を４相に選んだ場合のクロック
パルス９，１０，１１，１２を得るための回路例を示し
たものであり、クロックの繰り返し周波数ｆ。
パルス９，１０，１１，１２を得るための回路例を示し
たものであり、クロックの繰り返し周波数ｆ。
を第１図の装置３から供給された場合の回路構成例であ
り、１４は占有率約０．５で、クロック周波数ｆｏの入
力端子、１５はＴ／４（Ｔ＝１／ｆｏ）の遅延時間を持
つ遅延回路、１６は否定ゲートを示している。
り、１４は占有率約０．５で、クロック周波数ｆｏの入
力端子、１５はＴ／４（Ｔ＝１／ｆｏ）の遅延時間を持
つ遅延回路、１６は否定ゲートを示している。
第４図は、本発明の一実施例を示したもので、クロック
の位相量子化数を４相に選んだ場合を示しており、９，
１０，１１，１２，１３は第２図と同様のクロックパル
ス、１７は第１のラッチ回路、１８は第１のクロック位
相選択回路、１９は第２のラッチ回路、２０は第２のク
ロック位相選択回路、２１はクロックパルスの出力端子
、２２，２３，２４はクロク位相シフト回路、２５は電
源投入時に第２のラッチ回路１９の出力が全て零のとき
の起動回路、２６は位相選択トリガ発生回路、２７はゲ
ート遅延分の遅延回路、２８，２９は保護回路、ＨＯ〜
Ｈ３，ＧＯ−０３は各ゲート信号を示している。
の位相量子化数を４相に選んだ場合を示しており、９，
１０，１１，１２，１３は第２図と同様のクロックパル
ス、１７は第１のラッチ回路、１８は第１のクロック位
相選択回路、１９は第２のラッチ回路、２０は第２のク
ロック位相選択回路、２１はクロックパルスの出力端子
、２２，２３，２４はクロク位相シフト回路、２５は電
源投入時に第２のラッチ回路１９の出力が全て零のとき
の起動回路、２６は位相選択トリガ発生回路、２７はゲ
ート遅延分の遅延回路、２８，２９は保護回路、ＨＯ〜
Ｈ３，ＧＯ−０３は各ゲート信号を示している。
次に、本実施例の動作を第５図により説明する。
まず受信信号のレベル点でｆ。
に同期した成分を分離したパルスにより、約９００ずつ
位相がずれた４種類のクロックパルスは、第１のラッチ
回路ＪＴで４個のクロックパルスのレベルにラッチされ
る。
位相がずれた４種類のクロックパルスは、第１のラッチ
回路ＪＴで４個のクロックパルスのレベルにラッチされ
る。
その瞬時のクロックのレベルを第１のクロック位選択回
路１８でデコードしてクロックパルスの最適位相を選択
する。
路１８でデコードしてクロックパルスの最適位相を選択
する。
以下に４種類のクロックパルスと立上り時点１３の位相
関係について説明する。
関係について説明する。
（１）立上り時点１３の位相が第２図Ａの領域７の範囲
で変動しても、クロックパルス９，１０，１１゜１２の
いずれの立上り部分の前後にもかかわらず、電源投入後
に充分時間が経過している場合には、第１のクロック位
相選択回路１８の出力は第２のラッチ回路１９でラッチ
され、第２のクロック位相選択回路２０で最適位相を選
択し、出力端子２１に出力する（第５図Ａ参照）。
で変動しても、クロックパルス９，１０，１１゜１２の
いずれの立上り部分の前後にもかかわらず、電源投入後
に充分時間が経過している場合には、第１のクロック位
相選択回路１８の出力は第２のラッチ回路１９でラッチ
され、第２のクロック位相選択回路２０で最適位相を選
択し、出力端子２１に出力する（第５図Ａ参照）。
（２）立上り時点１３の位相が、クロックパルス９゜１
０．１１，１２のいずれかの立上り部分の近傍にある場
合で、しかも第２図Ａの領域７の範囲で変動するとき、
クロック位相の選択は次のように行なわれる。
０．１１，１２のいずれかの立上り部分の近傍にある場
合で、しかも第２図Ａの領域７の範囲で変動するとき、
クロック位相の選択は次のように行なわれる。
第５図Ｂは、立上り時点１３の位相が前記第２図Ａの領
域７の範囲で変動し、かつクロックパルス１２の立上り
部分の近傍にある場合（即ち、パルス１２の立上り部分
が第２図Ａの領域７にある場合）、を例示するものであ
る。
域７の範囲で変動し、かつクロックパルス１２の立上り
部分の近傍にある場合（即ち、パルス１２の立上り部分
が第２図Ａの領域７にある場合）、を例示するものであ
る。
同図の立上り時点１３でクロック位相をサンプリングす
るとクロックパルス１０および１１が高レベルにある間
は、第１のクロック位相選択回路１８によりＧ３に出力
がある。
るとクロックパルス１０および１１が高レベルにある間
は、第１のクロック位相選択回路１８によりＧ３に出力
がある。
このとき第２のラッチ回路１９の出力Ｈ３も高レベルに
なっており、クロックパルス１２が選択されている。
なっており、クロックパルス１２が選択されている。
立上り時点１３の変動によりり田ンクパルス１１および
１２が高レベルのときにサンプリングされると、この時
点で第１のクロック位相選択回路１８の出力はＧｏが高
レベルになり、第２のラッチ回路１９が選択している位
相（クロックパルス１２の位相）より１相進んだ位相の
クロックパルス９を選択する。
１２が高レベルのときにサンプリングされると、この時
点で第１のクロック位相選択回路１８の出力はＧｏが高
レベルになり、第２のラッチ回路１９が選択している位
相（クロックパルス１２の位相）より１相進んだ位相の
クロックパルス９を選択する。
そうすると、クロック位相シフト回路２２に出力が生じ
、位相選択トリガ発生回路２６からトリガパルスが発生
し、第２のラッチ回路１９の内容が書き替えられる。
、位相選択トリガ発生回路２６からトリガパルスが発生
し、第２のラッチ回路１９の内容が書き替えられる。
即ち、ＧＯのレベルがラッチされる。このラッチ回路の
出力により第２のクロック位相選択回路２０からのりタ
イミング用クロック位相はクロックパルス１２の位相か
らクロックパルス９の位相に変更になる。
出力により第２のクロック位相選択回路２０からのりタ
イミング用クロック位相はクロックパルス１２の位相か
らクロックパルス９の位相に変更になる。
（３）電源投入時や雑音の影響により、第２のラッチ回
路１９で選択している位相に対して、第１のクロック位
相選択回路１８で２相離れた位相（一般的にはｎ相のク
ロックに対して２相以上（ｎ−１）相思下）をｎ１回続
けて選択した場合は位相選択トリが発生回路２６を駆動
して新しい位相にシフトする。
路１９で選択している位相に対して、第１のクロック位
相選択回路１８で２相離れた位相（一般的にはｎ相のク
ロックに対して２相以上（ｎ−１）相思下）をｎ１回続
けて選択した場合は位相選択トリが発生回路２６を駆動
して新しい位相にシフトする。
このとき、ｎ□回連続している状態を記憶するための保
護回路２８はシフトレジスタ等を用いて構成される（第
５図Ｃ参照）。
護回路２８はシフトレジスタ等を用いて構成される（第
５図Ｃ参照）。
（４）電源投入時や雑音の影響により、第２のラッチ回
路１９で選択している位相に対して、第１のクロック位
相選択回路１８で１相分遅れた位相をｎ２回連続して選
択した場合、位相選択トリガ発生回路２６を駆動して新
しい位相にシフトする。
路１９で選択している位相に対して、第１のクロック位
相選択回路１８で１相分遅れた位相をｎ２回連続して選
択した場合、位相選択トリガ発生回路２６を駆動して新
しい位相にシフトする。
このとき、ｎ２ビツトの保護回路２９は保護回路２８と
同様に構成することができる第５図り参照）。
同様に構成することができる第５図り参照）。
以上のように、４相のクロック位相の場合について具体
的な実施例を示したが、クロックの相数は特に制限され
るものではないが、入力波形の符号量干渉、パルス幅変
動、ジッタ等の影響を避けるためにはｎが３以上である
ことが必要となる。
的な実施例を示したが、クロックの相数は特に制限され
るものではないが、入力波形の符号量干渉、パルス幅変
動、ジッタ等の影響を避けるためにはｎが３以上である
ことが必要となる。
また第２のランチ回路１９にはマニュアル操作が可能な
様にセット端子を付加することも可能であり、その場合
には起動回路２５は不要となる。
様にセット端子を付加することも可能であり、その場合
には起動回路２５は不要となる。
以上説明したように、本発明によれば、同一周波数が供
給されている装置間の局内斜送タイミング回路は、クロ
ックの繰り返し周波数に対して制限される要素がないの
で、クロック周波数に係わりなく無調整で使用すること
ができ、集積回路にも適するという利点がある。
給されている装置間の局内斜送タイミング回路は、クロ
ックの繰り返し周波数に対して制限される要素がないの
で、クロック周波数に係わりなく無調整で使用すること
ができ、集積回路にも適するという利点がある。
第１図は、本発明が適用できる装置間接続の条件を示す
説明図であり、第２図は、本発明の原理を示す説明図で
あり、第３図は、位相量子化されたクロックパルスの発
生回路例を示した図であり、第４図は、本発明の一実施
例の回路図であり、第５図は、第４図の動作を示す波形
図である。 １・・・・・・タイミング供給装置、２・・・・・・送
信側の装置、３・・・・・・受信側の装置、４−・・・
・・局内伝送路、５・・・・・・局内伝送送信回路、６
・・・・・・局内伝送受信回路、７・・・・・・パルス
の立上りが起こりうる領域、８・・・・・・時間的に最
も遅れたパルス立上り時点、９，１０゜ＩＴ、１２・・
・・・・４種類の位相を持つクロックパルス、１３・・
・・・・パルス立上り時点、１４・・・・・・クロック
パルス入力端子、１５・・・・・・遅延回路、１６・・
・・・・否定ゲート、１７・・・・・・第１のラッチ回
路、１８゛・・・・・第１のクロック位相選択回路、１
９・・・・・・第２のラッチ回路、２０・・・・・・第
２のクロック位相選択回路、２１・・・・・・クロック
パルス出力端子、２２゜２３．２４・・・・・・クロッ
ク位相シフト回路、２５・・・・・・起動回路、２６・
・・・・・位相選択トリガ発生回路、２７・・・・・・
遅延回路、２８，２９・・・・・・保護回路。
説明図であり、第２図は、本発明の原理を示す説明図で
あり、第３図は、位相量子化されたクロックパルスの発
生回路例を示した図であり、第４図は、本発明の一実施
例の回路図であり、第５図は、第４図の動作を示す波形
図である。 １・・・・・・タイミング供給装置、２・・・・・・送
信側の装置、３・・・・・・受信側の装置、４−・・・
・・局内伝送路、５・・・・・・局内伝送送信回路、６
・・・・・・局内伝送受信回路、７・・・・・・パルス
の立上りが起こりうる領域、８・・・・・・時間的に最
も遅れたパルス立上り時点、９，１０゜ＩＴ、１２・・
・・・・４種類の位相を持つクロックパルス、１３・・
・・・・パルス立上り時点、１４・・・・・・クロック
パルス入力端子、１５・・・・・・遅延回路、１６・・
・・・・否定ゲート、１７・・・・・・第１のラッチ回
路、１８゛・・・・・第１のクロック位相選択回路、１
９・・・・・・第２のラッチ回路、２０・・・・・・第
２のクロック位相選択回路、２１・・・・・・クロック
パルス出力端子、２２゜２３．２４・・・・・・クロッ
ク位相シフト回路、２５・・・・・・起動回路、２６・
・・・・・位相選択トリガ発生回路、２７・・・・・・
遅延回路、２８，２９・・・・・・保護回路。
Claims (1)
- 【特許請求の範囲】 １ 同一のクロック周波数が供給されている装置間の信
号伝送を対象とし、信号を正しくリタイミングできるタ
イミングパルスを必要とする受信側の装置において、供
給されたクロックパルスを用いて、パルス繰り返し周期
Ｔをｎ分割（ｎは３以上の自然数）した位相を持ち、占
有率的０．５のクロックパルスをｎ個作り、タイミング
情報を有する信号のレベル変化点を用いて、その時点で
のｎ個のクロックパルスのレベルを第１のメモリに入力
し、そのｎ個の出力をデコードして最適位相となる位相
を指定し、その位相情報を第２のメモリに入力し、この
第２のメモリの位相情報のクロックパルスを外部に導く
ことを特徴とするクロック位相選択回路。 ２ 外乱等で前記第１のメモリと前記第２のメモリの位
相情報の出力が異なった場合には、前記第１のメモリの
出力位相が、前記第２のメモリの出力位相よりも１相進
んでいる場合、および第１のメモリの出力位相が前記第
２のメモリの出力位相よりも１相遅れているかまたは２
相以上（ｎ−２）相思下の位相差があり、同一位相が指
定された回数だけ連続して選択された場合には、即座に
前記第１のメモリで選択した位相を前記第２のメモリに
転送することを特徴とする特許請求の範囲第１項記載の
クロック位相選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52127949A JPS5854694B2 (ja) | 1977-10-25 | 1977-10-25 | クロック位相選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52127949A JPS5854694B2 (ja) | 1977-10-25 | 1977-10-25 | クロック位相選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5460813A JPS5460813A (en) | 1979-05-16 |
| JPS5854694B2 true JPS5854694B2 (ja) | 1983-12-06 |
Family
ID=14972615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52127949A Expired JPS5854694B2 (ja) | 1977-10-25 | 1977-10-25 | クロック位相選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854694B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2744094B2 (ja) * | 1989-11-30 | 1998-04-28 | 株式会社東芝 | ディジタルシステム |
-
1977
- 1977-10-25 JP JP52127949A patent/JPS5854694B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5460813A (en) | 1979-05-16 |
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