JP3163616B2 - 基準クロック制御装置 - Google Patents
基準クロック制御装置Info
- Publication number
- JP3163616B2 JP3163616B2 JP07377490A JP7377490A JP3163616B2 JP 3163616 B2 JP3163616 B2 JP 3163616B2 JP 07377490 A JP07377490 A JP 07377490A JP 7377490 A JP7377490 A JP 7377490A JP 3163616 B2 JP3163616 B2 JP 3163616B2
- Authority
- JP
- Japan
- Prior art keywords
- reference clock
- pll
- signal
- synchronization
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル入力信号を記録できるＲ−DAT
やディジタル入力信号を再生できるディジタルアンプな
どの、ディジタル記録または再生装置の基準クロック制
御装置に関するものである。
やディジタル入力信号を再生できるディジタルアンプな
どの、ディジタル記録または再生装置の基準クロック制
御装置に関するものである。
従来の技術 第２図は、この従来の基準クロック制御装置を使った
Ｒ−DATのシステム動作のための構成図を示すものであ
る。
Ｒ−DATのシステム動作のための構成図を示すものであ
る。
１はサンプリング周波数（以下FSと略す）48KHz用の
基準クロックであるCK1を出力する水晶発振子１、２はF
S44.1KHz用の基準クロックであるCK2を出力する発振子
２、３はFS32KHz用の基準クロックであるCK3を出力する
水晶発振子３、４はDINを入力として、DINに同期したＲ
−DATのディジタル入力動作時の基準クロック１を生成
するPLL回路、５はDINと基準クロック１を入力としてPL
L回路４のPLL同期検出信号を出力するPLL同期検出回路
１、６はDINと基準クロック１を入力としてDINのFSを検
出し、FS信号を出力するFS検出回路、７はPLL同期信号
とFS信号を入力として、Ｒ−DATのシステム制御信号を
出力するシステムコントローラ、８はシステム制御信号
を入力として、解読した後基準クロックを選択するため
の、選択信号1,選択信号2,選択信号３を出力するシステ
ムコントローラインターフェース、９は選択信号1,選択
信号２により、CK1,CK2,CK3の３入力より１入力を基準
クロック２として出力するセレクタ１、10は選択信号３
により、基準クロック1,基準クロック２の２入力より１
入力を、Ｒ−DATシステムの基準クロックである基準ク
ロック３として出力するセレクタ２である。
基準クロックであるCK1を出力する水晶発振子１、２はF
S44.1KHz用の基準クロックであるCK2を出力する発振子
２、３はFS32KHz用の基準クロックであるCK3を出力する
水晶発振子３、４はDINを入力として、DINに同期したＲ
−DATのディジタル入力動作時の基準クロック１を生成
するPLL回路、５はDINと基準クロック１を入力としてPL
L回路４のPLL同期検出信号を出力するPLL同期検出回路
１、６はDINと基準クロック１を入力としてDINのFSを検
出し、FS信号を出力するFS検出回路、７はPLL同期信号
とFS信号を入力として、Ｒ−DATのシステム制御信号を
出力するシステムコントローラ、８はシステム制御信号
を入力として、解読した後基準クロックを選択するため
の、選択信号1,選択信号2,選択信号３を出力するシステ
ムコントローラインターフェース、９は選択信号1,選択
信号２により、CK1,CK2,CK3の３入力より１入力を基準
クロック２として出力するセレクタ１、10は選択信号３
により、基準クロック1,基準クロック２の２入力より１
入力を、Ｒ−DATシステムの基準クロックである基準ク
ロック３として出力するセレクタ２である。
以上のように構成された従来の基準クロック制御装置
について説明する。
について説明する。
Ｒ−DATが、ディジタル入力信号を記録する場合、シ
ステムコントローラは、PLL同期検出信号により、基準
クロック１が、DINに同期したことを検出すると、FS信
号の情報を読み、システム制御信号によりＲ−DATの動
作をディジタル入力信号記録、FSをDINのFSに設定す
る。システムコントローラインターフェース８が、シス
テム制御信号を解読し選択信号３を出力すると、セレク
タ２（９）は、選択信号３により、Ｒ−DAT基準クロッ
クとして基準クロック１を出力する。
ステムコントローラは、PLL同期検出信号により、基準
クロック１が、DINに同期したことを検出すると、FS信
号の情報を読み、システム制御信号によりＲ−DATの動
作をディジタル入力信号記録、FSをDINのFSに設定す
る。システムコントローラインターフェース８が、シス
テム制御信号を解読し選択信号３を出力すると、セレク
タ２（９）は、選択信号３により、Ｒ−DAT基準クロッ
クとして基準クロック１を出力する。
次に、DINのFSが変化するなどして、ディジタル入力
信号を記録中にPLLの同期がはずれた場合の動作を説明
する。
信号を記録中にPLLの同期がはずれた場合の動作を説明
する。
ディジタル入力信号を記録中にPLLの同期がはずれた
場合、システムコントローラ７は、PLL同期検出信号に
より、PLLの同期がはずれたことを検出すると、システ
ム制御信号によりＲ−DATの動作をアナログ入力信号記
録、FSをPLLの同期がはずれる前のDINのFSに設定する。
システムコントローラインターフェース８が、システム
制御信号を解読し選択信号1,選択信号2,選択信号３を出
力すると、セレクタ１（９）は選択信号1,選択信号２に
より、CK1,CK2,CK3の３入力より、PLLの同期がはずれる
前のDINのFSの基準クロックを選択し、基準クロック２
として出力する。セレクタ２（10）は、選択信号３によ
り基準クロック２をＲ−DATの基準クロックとして出力
する。
場合、システムコントローラ７は、PLL同期検出信号に
より、PLLの同期がはずれたことを検出すると、システ
ム制御信号によりＲ−DATの動作をアナログ入力信号記
録、FSをPLLの同期がはずれる前のDINのFSに設定する。
システムコントローラインターフェース８が、システム
制御信号を解読し選択信号1,選択信号2,選択信号３を出
力すると、セレクタ１（９）は選択信号1,選択信号２に
より、CK1,CK2,CK3の３入力より、PLLの同期がはずれる
前のDINのFSの基準クロックを選択し、基準クロック２
として出力する。セレクタ２（10）は、選択信号３によ
り基準クロック２をＲ−DATの基準クロックとして出力
する。
発明が解決しようとする課題 しかしながら上記のような構成では、ディジタル入力
信号を記録中にPLLの同期がはずれた場合、PLLの同期が
はずれてから、システムコントローラインターフェース
８が、Ｒ−DATの基準信号をセレクタ２（10）により基
準クロック１より基準クロック２に切り換えるまで長い
時間を要し、この間Ｒ−DATの基準クロックとして同期
がはずれたPLL回路４の基準クロックが出力されるた
め、Ｒ−DATの基準信号の周波数が変動し、DAT記録フォ
ーマットと異なった信号が記録されることと、DINを復
調した記録モニタ信号のジッタが大きくなるという問題
点を、有していた。本発明は上記課題に鑑みて、ディジ
タル再生データのジッタをなくすことができる基準クロ
ック制御装置を提供するものである。
信号を記録中にPLLの同期がはずれた場合、PLLの同期が
はずれてから、システムコントローラインターフェース
８が、Ｒ−DATの基準信号をセレクタ２（10）により基
準クロック１より基準クロック２に切り換えるまで長い
時間を要し、この間Ｒ−DATの基準クロックとして同期
がはずれたPLL回路４の基準クロックが出力されるた
め、Ｒ−DATの基準信号の周波数が変動し、DAT記録フォ
ーマットと異なった信号が記録されることと、DINを復
調した記録モニタ信号のジッタが大きくなるという問題
点を、有していた。本発明は上記課題に鑑みて、ディジ
タル再生データのジッタをなくすことができる基準クロ
ック制御装置を提供するものである。
課題を解決するための手段 上記の課題を解決するため、本発明は、ディジタル入
力信号を記録するために、ディジタルインターフェース
のためのディジタル入力データを入力として、前記ディ
ジタル入力データに同期したシステム動作のための第１
の基準クロックを出力するPLL回路と、前記ディジタル
入力データと前記第１の基準クロックと同期はずれ解除
信号を入力として、PLL回路の同期のはずれたときの第
１のPLL同期検出信号および同期したときの第２のPLL同
期検出信号を出力とし、前記第１のPLL同期検出信号
は、前記PLL回路の同期がはずれると、前記同期はずれ
解除信号が入力されるまでは、第１の論理レベルに保持
され、前記同期はずれ解除信号が入力されると、第２の
論理レベルになるPLL同期検出回路と、前記ディジタル
入力データと前記第１の基準クロックを入力として、前
記ディジタル入力データのサンプリング周波数を検出す
るサンプリング周波数検出回路と、前記PLL同期検出回
路の第２のPLL同期検出信号と前記サンプリング周波数
検出回路の検出したサンプリング周波数を入力してシス
テム制御信号を出力するシステムコントローラと、前記
システムコントローラのシステム制御信号を入力しては
ずれた同期が回復したときの同期はずれ解除信号および
複数の選択信号を出力するシステムコントローラインタ
ーフェースと、Ｎ個（Ｎ≧１の整数）の水晶発振子と、
前記Ｎ個の水晶発振子のＮ本の出力クロックを入力と
し、前記システムコントローラインターフェースの選択
信号により一本の出力クロックを選択してシステム動作
のための第２の基準クロックとして出力する第１の選択
回路と、前記第１の基準クロックと前記第２の基準クロ
ックとを入力とし、前記第１のPLL同期検出信号と前記
システムコントローラインターフェースの選択信号によ
りいずれかを選択してシステム全体の基準クロックとし
ての第３の基準クロックを出力する第２の選択回路とを
備え、ディジタル入力動作時に、前記第２の選択回路は
前記第１の基準クロックを選択して前記第３の基準クロ
ックとして出力し、ディジタル入力動作時に同期がはず
れると前記第２の選択回路は前記第１のPLL同期検出信
号により前記第２の基準クロックを選択して前記第３の
基準クロックとして出力する基準クロック制御装置であ
る。
力信号を記録するために、ディジタルインターフェース
のためのディジタル入力データを入力として、前記ディ
ジタル入力データに同期したシステム動作のための第１
の基準クロックを出力するPLL回路と、前記ディジタル
入力データと前記第１の基準クロックと同期はずれ解除
信号を入力として、PLL回路の同期のはずれたときの第
１のPLL同期検出信号および同期したときの第２のPLL同
期検出信号を出力とし、前記第１のPLL同期検出信号
は、前記PLL回路の同期がはずれると、前記同期はずれ
解除信号が入力されるまでは、第１の論理レベルに保持
され、前記同期はずれ解除信号が入力されると、第２の
論理レベルになるPLL同期検出回路と、前記ディジタル
入力データと前記第１の基準クロックを入力として、前
記ディジタル入力データのサンプリング周波数を検出す
るサンプリング周波数検出回路と、前記PLL同期検出回
路の第２のPLL同期検出信号と前記サンプリング周波数
検出回路の検出したサンプリング周波数を入力してシス
テム制御信号を出力するシステムコントローラと、前記
システムコントローラのシステム制御信号を入力しては
ずれた同期が回復したときの同期はずれ解除信号および
複数の選択信号を出力するシステムコントローラインタ
ーフェースと、Ｎ個（Ｎ≧１の整数）の水晶発振子と、
前記Ｎ個の水晶発振子のＮ本の出力クロックを入力と
し、前記システムコントローラインターフェースの選択
信号により一本の出力クロックを選択してシステム動作
のための第２の基準クロックとして出力する第１の選択
回路と、前記第１の基準クロックと前記第２の基準クロ
ックとを入力とし、前記第１のPLL同期検出信号と前記
システムコントローラインターフェースの選択信号によ
りいずれかを選択してシステム全体の基準クロックとし
ての第３の基準クロックを出力する第２の選択回路とを
備え、ディジタル入力動作時に、前記第２の選択回路は
前記第１の基準クロックを選択して前記第３の基準クロ
ックとして出力し、ディジタル入力動作時に同期がはず
れると前記第２の選択回路は前記第１のPLL同期検出信
号により前記第２の基準クロックを選択して前記第３の
基準クロックとして出力する基準クロック制御装置であ
る。
作用 本発明は、上記した構成により次のような作用を有す
る。
る。
ディジタル信号を入力時にPLLの同期がはずれた場
合、PLLの同期がはずれるとすぐに、第２の選択回路
は、第１のPLL同期検出信号によりPLL回路の出力である
第１の基準クロックから水晶発振子の出力である第２の
基準クロックに切り換える。従ってPLLの同期がはずれ
ても、ディジタル信号入力装置のシステム動作の基準ク
ロックの周波数変動をなくすことができ、記録フォーマ
ットに誤りのない記録及びディジタル入力信号を復調し
たディジタル再生データのジッタを、なくすことができ
る。
合、PLLの同期がはずれるとすぐに、第２の選択回路
は、第１のPLL同期検出信号によりPLL回路の出力である
第１の基準クロックから水晶発振子の出力である第２の
基準クロックに切り換える。従ってPLLの同期がはずれ
ても、ディジタル信号入力装置のシステム動作の基準ク
ロックの周波数変動をなくすことができ、記録フォーマ
ットに誤りのない記録及びディジタル入力信号を復調し
たディジタル再生データのジッタを、なくすことができ
る。
実 施 例 第１図は、本発明の実施例における基準クロック制御
装置を使ったＲ−DATのシステム動作のための構成図を
示すものである。
装置を使ったＲ−DATのシステム動作のための構成図を
示すものである。
１はサンプリング周波数（以下FSと略す）48KHz用の
基準クロックであるCK1を出力する水晶発振子１、２はF
S44.1KHz用の基準クロックであるCK2を出力する水晶発
振子２、３はFS32KHz用の基準クロックであるCK3を出力
する水晶発振子３、４はDINを入力として、DINに同期し
たＲ−DATのディジタル入力動作時の基準クロック１を
生成するPLL回路、15はDINと基準クロック１と同期はず
れ解除信号を入力としてPLL回路４の同期状態による第
１と第２のPLL同期検出信号を出力するPLL同期検出回
路、６はDINと基準クロック１を入力としてDINのFSを検
出し、FS信号を出力するFS検出回路、17はPLL同期検出
信号２とFS信号を入力として、Ｒ−DATのシステム制御
信号を出力するシステムコントローラ、18はシステム制
御信号を入力として、解読した後基準クロックを選択す
るための、選択信号1,選択信号2,選択信号３およびPLL
の同期はずれ解除信号を出力するシステムコントローラ
インターフェース、９は選択信号1,選択信号２により、
CK1,CK2,CK3の３入力より１入力を基準クロック２とし
て出力するセレクタ１、10は選択信号３により、基準ク
ロック1,基準クロック２の２入力より１入力を、Ｒ−DA
Tシステムの基準クロックである基準クロック３として
出力するセレクタ２である。
基準クロックであるCK1を出力する水晶発振子１、２はF
S44.1KHz用の基準クロックであるCK2を出力する水晶発
振子２、３はFS32KHz用の基準クロックであるCK3を出力
する水晶発振子３、４はDINを入力として、DINに同期し
たＲ−DATのディジタル入力動作時の基準クロック１を
生成するPLL回路、15はDINと基準クロック１と同期はず
れ解除信号を入力としてPLL回路４の同期状態による第
１と第２のPLL同期検出信号を出力するPLL同期検出回
路、６はDINと基準クロック１を入力としてDINのFSを検
出し、FS信号を出力するFS検出回路、17はPLL同期検出
信号２とFS信号を入力として、Ｒ−DATのシステム制御
信号を出力するシステムコントローラ、18はシステム制
御信号を入力として、解読した後基準クロックを選択す
るための、選択信号1,選択信号2,選択信号３およびPLL
の同期はずれ解除信号を出力するシステムコントローラ
インターフェース、９は選択信号1,選択信号２により、
CK1,CK2,CK3の３入力より１入力を基準クロック２とし
て出力するセレクタ１、10は選択信号３により、基準ク
ロック1,基準クロック２の２入力より１入力を、Ｒ−DA
Tシステムの基準クロックである基準クロック３として
出力するセレクタ２である。
以上のように構成された本発明の実施例における基準
クロック制御装置について説明する。
クロック制御装置について説明する。
Ｒ−DATが、ディジタル入力信号を記録する場合、シ
ステムコントローラ17は、PLL同期検出信号２により、
基準クロック１が、DINに同期したことを検出すると、F
S信号の情報を読み、システム制御信号によりＲ−DATの
動作をディジタル入力信号記録、FSをDINのFSに設定す
る。システムコントローラインターフェース18が、シス
テム制御信号を解読し選択信号1,選択信号2,選択信号３
を出力すると、セレクタ１（９）は、選択信号1,選択信
号２により、DINのFSと同じFSの基準クロックを基準ク
ロック２として出力する。セレクタ２（10）は、選択信
号３により、Ｒ−DAT基準クロックとして基準クロック
１を出力する。
ステムコントローラ17は、PLL同期検出信号２により、
基準クロック１が、DINに同期したことを検出すると、F
S信号の情報を読み、システム制御信号によりＲ−DATの
動作をディジタル入力信号記録、FSをDINのFSに設定す
る。システムコントローラインターフェース18が、シス
テム制御信号を解読し選択信号1,選択信号2,選択信号３
を出力すると、セレクタ１（９）は、選択信号1,選択信
号２により、DINのFSと同じFSの基準クロックを基準ク
ロック２として出力する。セレクタ２（10）は、選択信
号３により、Ｒ−DAT基準クロックとして基準クロック
１を出力する。
次に、DINのFSが変化するなどして、ディジタル入力
信号を記録中にPLLの同期がはずれた場合の動作を説明
する。
信号を記録中にPLLの同期がはずれた場合の動作を説明
する。
ディジタル入力信号を記録中にPLLの同期がはずれた
場合、PLL同期検出回路15は、PLL同期検出信号１をハイ
レベルにすることで、セレクタ２（10）は、Ｒ−DATの
基準クロックをすぐに基準クロック１より、PLLの同期
がはずれる前のDINのFSと同じFSの水晶発振子の出力で
ある基準クロック２に切り替える。その後、システムコ
ントローラ17が、PLL同期検出信号２により、PLLが再度
同期したことを検出すると、FS信号の情報を読み、シス
テム制御信号によりFSをDINのFSに設定し、PLLが同期し
たことを知らせる。システムコントローラインターフェ
ース18は、システム制御信号を解読しＲ−DATのFSを、
設定し、PLL同期検出回路15にPLL同期はずれ解除信号を
出力し、PLL同期検出信号１をローレベルにする。その
結果セレクタ２（10）は、Ｒ−DATの基準クロックを基
準クロック２より、基準クロック１に切り替え、Ｒ−DA
Tはディジタル入力信号の通常記録を再開する。
場合、PLL同期検出回路15は、PLL同期検出信号１をハイ
レベルにすることで、セレクタ２（10）は、Ｒ−DATの
基準クロックをすぐに基準クロック１より、PLLの同期
がはずれる前のDINのFSと同じFSの水晶発振子の出力で
ある基準クロック２に切り替える。その後、システムコ
ントローラ17が、PLL同期検出信号２により、PLLが再度
同期したことを検出すると、FS信号の情報を読み、シス
テム制御信号によりFSをDINのFSに設定し、PLLが同期し
たことを知らせる。システムコントローラインターフェ
ース18は、システム制御信号を解読しＲ−DATのFSを、
設定し、PLL同期検出回路15にPLL同期はずれ解除信号を
出力し、PLL同期検出信号１をローレベルにする。その
結果セレクタ２（10）は、Ｒ−DATの基準クロックを基
準クロック２より、基準クロック１に切り替え、Ｒ−DA
Tはディジタル入力信号の通常記録を再開する。
以上のように本実施例によればディジタル信号を入力
時にPLLの同期がはずれても、Ｒ−DATのシステム動作の
基準クロックの周波数変動をなくすことができ、DAT記
録フォーマットに誤りのない記録及びディジタル入力信
号を復調したディジタル再生データのジッタを、なくす
ことができる。
時にPLLの同期がはずれても、Ｒ−DATのシステム動作の
基準クロックの周波数変動をなくすことができ、DAT記
録フォーマットに誤りのない記録及びディジタル入力信
号を復調したディジタル再生データのジッタを、なくす
ことができる。
発明の効果 以上説明したように、本発明によれば、ディジタル信
号を入力時にPLLの同期がはずれても、ディジタル信号
入力装置のシステム動作の基準クロックの周波数変動を
なくすことができ、記録フォーマットに誤りのない記録
またはディジタル入力信号を復調したディジタル再生デ
ータのジッタを、なくすことができ、その実用的効果は
大きい。
号を入力時にPLLの同期がはずれても、ディジタル信号
入力装置のシステム動作の基準クロックの周波数変動を
なくすことができ、記録フォーマットに誤りのない記録
またはディジタル入力信号を復調したディジタル再生デ
ータのジッタを、なくすことができ、その実用的効果は
大きい。
第１図は本発明の実施例における基準クロック制御装置
を使ったＲ−DATのシステム動作のための構成図、第２
図は従来の基準クロック制御装置を使ったＲ−DATのシ
ステム動作のための構成図である。 １……水晶発振子１、２……水晶発振子２、３……水晶
発振子３、４……PLL回路、５……PLL同期検出回路、６
……FS検出回路、７……システムコントローラ、８……
システムコントローラインターフェース、９……セレク
タ１、10……セレクタ２、15……PLL同期検出回路、17
……システムコントローラ、18……システムコントロー
ラインターフェース。
を使ったＲ−DATのシステム動作のための構成図、第２
図は従来の基準クロック制御装置を使ったＲ−DATのシ
ステム動作のための構成図である。 １……水晶発振子１、２……水晶発振子２、３……水晶
発振子３、４……PLL回路、５……PLL同期検出回路、６
……FS検出回路、７……システムコントローラ、８……
システムコントローラインターフェース、９……セレク
タ１、10……セレクタ２、15……PLL同期検出回路、17
……システムコントローラ、18……システムコントロー
ラインターフェース。
フロントページの続き (72)発明者 鳥居 靖之 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭63−122066（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/00 - 7/14 G11B 20/10 - 20/16 351
Claims (1)
- 【請求項１】ディジタルインターフェースのためのディ
ジタル入力データを入力として、前記ディジタル入力デ
ータに同期したシステム動作のための第１の基準クロッ
クを出力するPLL回路と、 前記ディジタル入力データと前記第１の基準クロックと
同期はずれ解除信号を入力として、PLL回路の同期のは
ずれたときの第１のPLL同期検出信号および同期したと
きの第２のPLL同期検出信号を出力とし、前記第１のPLL
同期検出信号は、前記PLL回路の同期がはずれると、前
記同期はずれ解除信号が入力されるまでは、第１の論理
レベルに保持され、前記同期はずれ解除信号が入力され
ると、第２の論理レベルになるPLL同期検出回路と、 前記ディジタル入力データと前記第１の基準クロックを
入力として、前記ディジタル入力データのサンプリング
周波数を検出するサンプリング周波数検出回路と、 前記PLL同期検出回路の第２のPLL同期検出信号と前記サ
ンプリング周波数検出回路の検出したサンプリング周波
数を入力してシステム制御信号を出力するシステムコン
トローラと、 前記システムコントローラのシステム制御信号を入力し
てはずれた同期が回復したときの同期はずれ解除信号お
よび複数の選択信号を出力するシステムコントローライ
ンターフェースと、 Ｎ個（Ｎ≧１の整数）の水晶発振子と、 前記Ｎ個の水晶発振子のＮ本の出力クロックを入力と
し、前記システムコントローラインターフェースの選択
信号により一本の出力クロックを選択してシステム動作
のための第２の基準クロックとして出力する第１の選択
回路と、 前記第１の基準クロックと前記第２の基準クロックとを
入力とし、前記第１のPLL同期検出信号と前記システム
コントローラインターフェースの選択信号によりいずれ
かを選択してシステム全体の基準クロックとしての第３
の基準クロックを出力する第２の選択回路とを備え、 ディジタル入力動作時に、前記第２の選択回路は前記第
１の基準クロックを選択して前記第３の基準クロックと
して出力し、ディジタル入力動作時に同期がはずれると
前記第２の選択回路は前記第１のPLL同期検出信号によ
り前記第２の基準クロックを選択して前記第３の基準ク
ロックとして出力することを特徴とする基準クロック制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07377490A JP3163616B2 (ja) | 1990-03-23 | 1990-03-23 | 基準クロック制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07377490A JP3163616B2 (ja) | 1990-03-23 | 1990-03-23 | 基準クロック制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03274823A JPH03274823A (ja) | 1991-12-05 |
| JP3163616B2 true JP3163616B2 (ja) | 2001-05-08 |
Family
ID=13527894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07377490A Expired - Fee Related JP3163616B2 (ja) | 1990-03-23 | 1990-03-23 | 基準クロック制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163616B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5067504B2 (ja) | 2009-03-13 | 2012-11-07 | 富士通株式会社 | データ受信回路 |
-
1990
- 1990-03-23 JP JP07377490A patent/JP3163616B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03274823A (ja) | 1991-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1186449A (ja) | デジタルデータ検出システム | |
| JP3163616B2 (ja) | 基準クロック制御装置 | |
| JP4303888B2 (ja) | 記録媒体のトラックへの情報信号の記録及び記録されている情報信号の再生 | |
| JP3083221B2 (ja) | ディジタル信号再生装置及びディジタル信号再生方法 | |
| JP3183967B2 (ja) | ディジタルタイムベースコレクタ | |
| JP2844850B2 (ja) | Ｐｌｌ装置 | |
| JP2833033B2 (ja) | Ｐｌｌ装置 | |
| JPH0146938B2 (ja) | ||
| WO1984004622A1 (en) | Apparatus for reproducing digital signal | |
| JP3216328B2 (ja) | ディジタル優先入力切換回路 | |
| JP4032442B2 (ja) | 同期回路 | |
| JP2944131B2 (ja) | ビデオ記録再生装置 | |
| JP3293503B2 (ja) | 記録再生装置 | |
| JP2691779B2 (ja) | デイジタル信号再生装置 | |
| JPS61284874A (ja) | デイジタルデ−タの再生装置 | |
| JPS5960717A (ja) | マルチトラツク磁気記録再生装置用基準クロツク発生装置 | |
| SU1554022A1 (ru) | Устройство коррекции сигнала воспроизведени цифровой магнитной записи | |
| JPH0793909A (ja) | 位相検出回路 | |
| JPS63122066A (ja) | クロツク同期回路 | |
| JP2637511B2 (ja) | 情報信号復調装置 | |
| JPH07112190B2 (ja) | 同期装置 | |
| JPH02211734A (ja) | ディジタル機器 | |
| JPH01175486A (ja) | 映像信号のクロマ位相補正方法 | |
| JPH0473336B2 (ja) | ||
| JPH07211010A (ja) | クロック再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |