JPH09219641A - 周波数シンセサイザフェイズロックループ回路 - Google Patents
周波数シンセサイザフェイズロックループ回路Info
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- JPH09219641A JPH09219641A JP8024379A JP2437996A JPH09219641A JP H09219641 A JPH09219641 A JP H09219641A JP 8024379 A JP8024379 A JP 8024379A JP 2437996 A JP2437996 A JP 2437996A JP H09219641 A JPH09219641 A JP H09219641A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 広帯域発振器のリニアリティが悪かったり、
温度変動に伴う周波数変動が大きかったりすると、フェ
イズロックがかからなくなってしまう。 【解決手段】 ＹＴＯ１０から出力される周波数信号を
希望周波数にロックさせるためのプログラマブル分周器
１５０と、比較用の周波数信号を生成、出力する発振器
９０と、発振器９０から出力された比較用の周波数信号
とプログラマブル分周器１５０にて分周された周波数信
号とを比較し、位相差を出力する比較器１４０と、比較
器１４０から出力された位相差成分の帯域制限をし、Ｙ
ＴＯ１０に印加する制御電圧を生成するループフィルタ
１１０と、ループフィルタ１１０にて生成された制御電
圧をサンプル及び保持し、出力するサンプル／ホールド
回路１００とからなる第２のＰＬＬ回路を第１のＰＬＬ
回路のプリチューニング回路として設ける。
温度変動に伴う周波数変動が大きかったりすると、フェ
イズロックがかからなくなってしまう。 【解決手段】 ＹＴＯ１０から出力される周波数信号を
希望周波数にロックさせるためのプログラマブル分周器
１５０と、比較用の周波数信号を生成、出力する発振器
９０と、発振器９０から出力された比較用の周波数信号
とプログラマブル分周器１５０にて分周された周波数信
号とを比較し、位相差を出力する比較器１４０と、比較
器１４０から出力された位相差成分の帯域制限をし、Ｙ
ＴＯ１０に印加する制御電圧を生成するループフィルタ
１１０と、ループフィルタ１１０にて生成された制御電
圧をサンプル及び保持し、出力するサンプル／ホールド
回路１００とからなる第２のＰＬＬ回路を第１のＰＬＬ
回路のプリチューニング回路として設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、フェイズロックル
ープＰＬＬ回路に関する。
ープＰＬＬ回路に関する。
【０００２】
【従来の技術】図２は、従来のサンプラー方式を用いた
フェイズロックループ回路の一構成例を示す回路ブロッ
ク図である。
フェイズロックループ回路の一構成例を示す回路ブロッ
ク図である。
【０００３】本従来例は図２に示すように、一定の周波
数成分を有する周波数信号を生成し、出力する広帯域発
振器であるＹＴＯ１０と、一定の周波数成分を有する周
波数信号を生成し、出力する高純度発振器であるＶＣＸ
Ｏ７０と、ＶＣＸＯ７０の出力のＣＯＭ信号とＹＴＯ１
０から出力された周波数信号とからＩＦ信号を生成し、
出力するサンプラー６０と、ＩＦ信号と比較するための
ＲＥＦ信号を生成し、出力する周波数シンセサイザ４０
と、サンプラー６０から出力されたＩＦ信号と周波数シ
ンセサイザ４０から出力されたＲＥＦ信号とを位相比較
し、その位相差を出力する比較器５０と、比較器５０か
ら出力された位相差成分の帯域制限をし、ＹＴＯ１０に
印加する制御電圧を生成するループフィルタ３０と、Ｙ
ＴＯ１０をループフィルタ３０において生成された制御
電圧によって駆動させるための前置増幅器２０とから構
成されている。
数成分を有する周波数信号を生成し、出力する広帯域発
振器であるＹＴＯ１０と、一定の周波数成分を有する周
波数信号を生成し、出力する高純度発振器であるＶＣＸ
Ｏ７０と、ＶＣＸＯ７０の出力のＣＯＭ信号とＹＴＯ１
０から出力された周波数信号とからＩＦ信号を生成し、
出力するサンプラー６０と、ＩＦ信号と比較するための
ＲＥＦ信号を生成し、出力する周波数シンセサイザ４０
と、サンプラー６０から出力されたＩＦ信号と周波数シ
ンセサイザ４０から出力されたＲＥＦ信号とを位相比較
し、その位相差を出力する比較器５０と、比較器５０か
ら出力された位相差成分の帯域制限をし、ＹＴＯ１０に
印加する制御電圧を生成するループフィルタ３０と、Ｙ
ＴＯ１０をループフィルタ３０において生成された制御
電圧によって駆動させるための前置増幅器２０とから構
成されている。
【０００４】上記のように構成されたフェイズロックル
ープ回路においては、ＶＣＸＯ７０から出力された信号
とＹＴＯ１０において生成され、出力された信号とによ
りサンプラー６０において５０〜７０ＭＨｚのＩＦ信号
が生成され、また、周波数シンセサイザ４０において５
０〜７０ＭＨｚのＲＥＦ信号が生成され、比較器５０に
おいて、ＩＦ信号とＲＥＦ信号とが比較され、フェイズ
ロックループ回路が形成されている。
ープ回路においては、ＶＣＸＯ７０から出力された信号
とＹＴＯ１０において生成され、出力された信号とによ
りサンプラー６０において５０〜７０ＭＨｚのＩＦ信号
が生成され、また、周波数シンセサイザ４０において５
０〜７０ＭＨｚのＲＥＦ信号が生成され、比較器５０に
おいて、ＩＦ信号とＲＥＦ信号とが比較され、フェイズ
ロックループ回路が形成されている。
【０００５】
【発明が解決しようとする課題】従来より、サンプラー
を伴ったフェイズロックループ回路においては、例え
ば、広帯域発振器を７０ＭＨｚで位相比較してフェイズ
ロックループを形成する場合は、予め、広帯域発振器か
ら出力される周波数信号を、フェイズロックをかける周
波数近辺にプリチューニングしておく必要がある。
を伴ったフェイズロックループ回路においては、例え
ば、広帯域発振器を７０ＭＨｚで位相比較してフェイズ
ロックループを形成する場合は、予め、広帯域発振器か
ら出力される周波数信号を、フェイズロックをかける周
波数近辺にプリチューニングしておく必要がある。
【０００６】図３は、図２に示した回路においてＹＴＯ
１０から出力される周波数信号の周波数がずれた場合を
示す図であり、（ａ）はサンプラー６０で構成されるＶ
ＣＸＯ７０からの信号及びＹＴＯ１０からの信号を示す
図、（ｂ）は（ａ）に示す信号から発生するＩＦ信号を
示す図である。
１０から出力される周波数信号の周波数がずれた場合を
示す図であり、（ａ）はサンプラー６０で構成されるＶ
ＣＸＯ７０からの信号及びＹＴＯ１０からの信号を示す
図、（ｂ）は（ａ）に示す信号から発生するＩＦ信号を
示す図である。
【０００７】図３に示すように、ＹＴＯ１０のリニアリ
ティが悪かったり、温度変動に伴う周波数変動が大きか
ったりすると、７０ＭＨｚのＩＦ信号でロックをかける
場合、プリチューニングにおいてＹＴＯ１０における設
定周波数が＋３５ＭＨｚ程度ずれると、サンプラーにお
いて１０５ＭＨｚのＩＦ信号が生成されてしまい、隣接
するＣＯＭ信号との間においても９５ＭＨｚのＩＦ信号
が生成されているため、フェイズロック用のＩＦ信号に
１０５ＭＨｚと９５ＭＨｚという近接した２つの信号が
発生してしまい、フェイズロックがかからなくなってし
まうという問題点がある。
ティが悪かったり、温度変動に伴う周波数変動が大きか
ったりすると、７０ＭＨｚのＩＦ信号でロックをかける
場合、プリチューニングにおいてＹＴＯ１０における設
定周波数が＋３５ＭＨｚ程度ずれると、サンプラーにお
いて１０５ＭＨｚのＩＦ信号が生成されてしまい、隣接
するＣＯＭ信号との間においても９５ＭＨｚのＩＦ信号
が生成されているため、フェイズロック用のＩＦ信号に
１０５ＭＨｚと９５ＭＨｚという近接した２つの信号が
発生してしまい、フェイズロックがかからなくなってし
まうという問題点がある。
【０００８】このため、従来より、プリチューニング電
圧の精度を上げたり、広帯域発振器自身のヒステリシ
ス、温度変動を抑えることが重要な課題であった。
圧の精度を上げたり、広帯域発振器自身のヒステリシ
ス、温度変動を抑えることが重要な課題であった。
【０００９】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、広帯域発振
器のリニアリティが悪かったり、または温度変化に伴う
周波数変動が大きかったりした場合においてもサンプラ
ーを伴うフェイズロックループを形成することができる
周波数シンセサイザフェイズロックループ回路を提供す
ることを目的とする。
する問題点に鑑みてなされたものであって、広帯域発振
器のリニアリティが悪かったり、または温度変化に伴う
周波数変動が大きかったりした場合においてもサンプラ
ーを伴うフェイズロックループを形成することができる
周波数シンセサイザフェイズロックループ回路を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、一定の周波数成分を有する周波数信号を生
成し、出力する広帯域発振器及び高純度発振器と、前記
広帯域発振器からの出力と前記高純度発振器からの出力
とからＩＦ信号を生成し、出力するサンプラーと、前記
ＩＦ信号と比較するためのＲＥＦ信号を生成し、出力す
る周波数シンセサイザと、前記サンプラーから出力され
たＩＦ信号と前記周波数シンセサイザから出力されたＲ
ＥＦ信号とを位相比較し、位相差を出力する第１の比較
器と、該第１の比較器から出力された位相差成分の帯域
制限をし、前記広帯域発振器への制御電圧を生成する第
１のループフィルタと、該ループフィルタにおいて生成
された制御電圧によって前記広帯域発振器を駆動させる
前置増幅器とからなる第１のＰＬＬ回路と、該第１のＰ
ＬＬ回路が形成される前に前記広帯域発振器を任意の周
波数にロックさせるためのプリチューニング回路とを有
してなる周波数シンセサイザフェイズロックループ回路
において、前記プリチューニング回路は、前記広帯域発
振器と、該広帯域発振器から出力された周波数信号を分
周する分周器と、該分周器において分周された周波数信
号と比較するための周波数信号を生成し、出力する発振
器と、前記分周器において分周された周波数信号と前記
発振器から出力された周波数信号とを比較し、位相差を
出力する第２の比較器と、該第２の比較器から出力され
た位相差成分の帯域制限をし、前記広帯域発振器への制
御電圧を生成する第２のループフィルタと、該第２のル
ープフィルタにおいて生成された制御電圧をサンプル及
び保持し、出力するサンプル／ホールド回路とからなる
第２のＰＬＬ回路であり、前記第１のループフィルタに
おいて生成された制御電圧の前記前置増幅器に対する入
力を制御するスイッチを有し、該スイッチは、前記第２
のＰＬＬ回路によって前記広帯域発振器のプリチューニ
ングが行われた後に、前記第１のループフィルタにおい
て生成された制御電圧が前記前置増幅器に入力されるよ
うに動作することを特徴とする。
に本発明は、一定の周波数成分を有する周波数信号を生
成し、出力する広帯域発振器及び高純度発振器と、前記
広帯域発振器からの出力と前記高純度発振器からの出力
とからＩＦ信号を生成し、出力するサンプラーと、前記
ＩＦ信号と比較するためのＲＥＦ信号を生成し、出力す
る周波数シンセサイザと、前記サンプラーから出力され
たＩＦ信号と前記周波数シンセサイザから出力されたＲ
ＥＦ信号とを位相比較し、位相差を出力する第１の比較
器と、該第１の比較器から出力された位相差成分の帯域
制限をし、前記広帯域発振器への制御電圧を生成する第
１のループフィルタと、該ループフィルタにおいて生成
された制御電圧によって前記広帯域発振器を駆動させる
前置増幅器とからなる第１のＰＬＬ回路と、該第１のＰ
ＬＬ回路が形成される前に前記広帯域発振器を任意の周
波数にロックさせるためのプリチューニング回路とを有
してなる周波数シンセサイザフェイズロックループ回路
において、前記プリチューニング回路は、前記広帯域発
振器と、該広帯域発振器から出力された周波数信号を分
周する分周器と、該分周器において分周された周波数信
号と比較するための周波数信号を生成し、出力する発振
器と、前記分周器において分周された周波数信号と前記
発振器から出力された周波数信号とを比較し、位相差を
出力する第２の比較器と、該第２の比較器から出力され
た位相差成分の帯域制限をし、前記広帯域発振器への制
御電圧を生成する第２のループフィルタと、該第２のル
ープフィルタにおいて生成された制御電圧をサンプル及
び保持し、出力するサンプル／ホールド回路とからなる
第２のＰＬＬ回路であり、前記第１のループフィルタに
おいて生成された制御電圧の前記前置増幅器に対する入
力を制御するスイッチを有し、該スイッチは、前記第２
のＰＬＬ回路によって前記広帯域発振器のプリチューニ
ングが行われた後に、前記第１のループフィルタにおい
て生成された制御電圧が前記前置増幅器に入力されるよ
うに動作することを特徴とする。
【００１１】（作用）上記のように構成された本発明に
おいては、広帯域発振器において設定された周波数信号
が分周器において分周され、第２の比較器において、発
振器から出力された周波数信号と分周器において分周さ
れた周波数信号とが比較され、位相差が出力され、第２
のループフィルタにおいて、第２の比較器から出力され
た位相差成分の帯域制限が施されて広帯域発振器への制
御電圧が生成される。
おいては、広帯域発振器において設定された周波数信号
が分周器において分周され、第２の比較器において、発
振器から出力された周波数信号と分周器において分周さ
れた周波数信号とが比較され、位相差が出力され、第２
のループフィルタにおいて、第２の比較器から出力され
た位相差成分の帯域制限が施されて広帯域発振器への制
御電圧が生成される。
【００１２】スイッチにより第１のループフィルタにお
いて生成された制御電圧が広帯域発振器に入力されずに
フェイズロックループが形成されない状態において、サ
ンプル／ホールド回路を介して、第２のループフィルタ
において生成された制御電圧が広帯域発振器にフィード
バックされることにより、広帯域発振器のプリチューニ
ングが行われる。
いて生成された制御電圧が広帯域発振器に入力されずに
フェイズロックループが形成されない状態において、サ
ンプル／ホールド回路を介して、第２のループフィルタ
において生成された制御電圧が広帯域発振器にフィード
バックされることにより、広帯域発振器のプリチューニ
ングが行われる。
【００１３】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１４】図１は、本発明の周波数シンセサイザフェ
イズロックループ回路の実施の一形態を示す回路ブロッ
ク図である。
イズロックループ回路の実施の一形態を示す回路ブロッ
ク図である。
【００１５】本形態は図１に示すように、２つのＰＬＬ
回路から構成されており、第１のＰＬＬ回路は、一定の
周波数成分を有する周波数信号を生成し、出力する広帯
域発振器であるＹＴＯ１０と、一定の周波数成分を有す
る周波数信号を生成し、出力する高純度発振器であるＶ
ＣＸＯ７０と、ＶＣＸＯ７０の出力のＣＯＭ信号とＹＴ
Ｏ１０から出力された周波数信号とからＩＦ信号を生成
し、出力するサンプラー６０と、ＩＦ信号と比較するた
めのＲＥＦ信号を生成し、出力する周波数シンセサイザ
４０と、サンプラー６０から出力されたＩＦ信号と周波
数シンセサイザ４０から出力されたＲＥＦ信号とを位相
比較し、その位相差を出力する第１の比較器である比較
器５０と、比較器５０から出力された位相差成分の帯域
制限をし、ＹＴＯ１０に印加する制御電圧を生成する第
１のループフィルタであるループフィルタ３０と、ＹＴ
Ｏ１０をループフィルタ３０において生成された制御電
圧によって駆動させるための前置増幅器２０と、ループ
フィルタ３０において生成された制御電圧の前置増幅器
２０に対する入力を制御するスイッチ１２０とを有し、
第１のプリチューニング回路となる第２のＰＬＬ回路
は、ＹＴＯ１０と、ＹＴＯ１０から出力された周波数信
号を分周する分周器であるプリスケーラ１３０と、ＹＴ
Ｏ１０の発振周波数を決めるプログラマブル分周器１５
０と、比較用の周波数信号を生成し、出力する発振器９
０と、発振器９０から出力された信号を希望の比較周波
数に分周する分周器１６０と、それらの位相差を出力す
る第２の比較器である比較器１４０と、比較器１４０か
ら出力された位相差成分の帯域制限をし、ＹＴＯ１０に
印加する制御電圧を生成する第２のループフィルタであ
るループフィルタ１１０と、ループフィルタ１１０にお
いて生成された制御電圧をサンプル及び保持し、出力す
るサンプル／ホールド回路１００と、その制御電圧の前
置増幅器２０に対する入力を制御するためのスイッチ８
０とを有する構成となっている。
回路から構成されており、第１のＰＬＬ回路は、一定の
周波数成分を有する周波数信号を生成し、出力する広帯
域発振器であるＹＴＯ１０と、一定の周波数成分を有す
る周波数信号を生成し、出力する高純度発振器であるＶ
ＣＸＯ７０と、ＶＣＸＯ７０の出力のＣＯＭ信号とＹＴ
Ｏ１０から出力された周波数信号とからＩＦ信号を生成
し、出力するサンプラー６０と、ＩＦ信号と比較するた
めのＲＥＦ信号を生成し、出力する周波数シンセサイザ
４０と、サンプラー６０から出力されたＩＦ信号と周波
数シンセサイザ４０から出力されたＲＥＦ信号とを位相
比較し、その位相差を出力する第１の比較器である比較
器５０と、比較器５０から出力された位相差成分の帯域
制限をし、ＹＴＯ１０に印加する制御電圧を生成する第
１のループフィルタであるループフィルタ３０と、ＹＴ
Ｏ１０をループフィルタ３０において生成された制御電
圧によって駆動させるための前置増幅器２０と、ループ
フィルタ３０において生成された制御電圧の前置増幅器
２０に対する入力を制御するスイッチ１２０とを有し、
第１のプリチューニング回路となる第２のＰＬＬ回路
は、ＹＴＯ１０と、ＹＴＯ１０から出力された周波数信
号を分周する分周器であるプリスケーラ１３０と、ＹＴ
Ｏ１０の発振周波数を決めるプログラマブル分周器１５
０と、比較用の周波数信号を生成し、出力する発振器９
０と、発振器９０から出力された信号を希望の比較周波
数に分周する分周器１６０と、それらの位相差を出力す
る第２の比較器である比較器１４０と、比較器１４０か
ら出力された位相差成分の帯域制限をし、ＹＴＯ１０に
印加する制御電圧を生成する第２のループフィルタであ
るループフィルタ１１０と、ループフィルタ１１０にお
いて生成された制御電圧をサンプル及び保持し、出力す
るサンプル／ホールド回路１００と、その制御電圧の前
置増幅器２０に対する入力を制御するためのスイッチ８
０とを有する構成となっている。
【００１６】以下に、上記のように構成された周波数シ
ンセサイザフェイズロックループ回路におけるプリチュ
ーニングの動作について説明する。
ンセサイザフェイズロックループ回路におけるプリチュ
ーニングの動作について説明する。
【００１７】ここで、ＹＴＯ１０の出力周波数が４〜８
ＧＨｚで、プリスケーラ分周器１３０を１／４とする
と、プリスケーラ分周器出力は１〜２ＧＨｚが出力され
る。
ＧＨｚで、プリスケーラ分周器１３０を１／４とする
と、プリスケーラ分周器出力は１〜２ＧＨｚが出力され
る。
【００１８】ＹＴＯ１０を例えば８ＧＨｚにロックさせ
る場合、まずスイッチ１２０と８０をＯＦＦとして第１
及び第２のＰＬＬ回路を形成しない状態で、ＹＴＯ１０
を大ざっぱなプリチューン電圧によって８ＧＨｚ付近に
プリチューニングする。
る場合、まずスイッチ１２０と８０をＯＦＦとして第１
及び第２のＰＬＬ回路を形成しない状態で、ＹＴＯ１０
を大ざっぱなプリチューン電圧によって８ＧＨｚ付近に
プリチューニングする。
【００１９】次に、スイッチ８０をＯＮとし、サンプル
ホールド回路１００をサンプル状態として、比較周波数
を１ＭＨｚとすると、プログラマブル分周器１５０をＮ
＝２０００に設定して第２のＰＬＬ回路を形成し、直後
にサンプルホールド回路１００をホールド状態としてこ
のロック電圧を保持し、この電圧でＹＴＯを８ＧＨｚに
さらに精度良くプリチューニングする。
ホールド回路１００をサンプル状態として、比較周波数
を１ＭＨｚとすると、プログラマブル分周器１５０をＮ
＝２０００に設定して第２のＰＬＬ回路を形成し、直後
にサンプルホールド回路１００をホールド状態としてこ
のロック電圧を保持し、この電圧でＹＴＯを８ＧＨｚに
さらに精度良くプリチューニングする。
【００２０】ゆえに、スイッチ１２０をＯＮとしてサン
プラによる第１のＰＬＬ回路を形成すると、第２のＰＬ
Ｌ回路を用いて精度良くＹＴＯ１０がプリチューニング
されているため、サンプラー６０の出力に希望する周波
数にごく近いＩＦ周波数が出力されるため、サンプラー
によるＰＬＬ回路が確実に形成される。
プラによる第１のＰＬＬ回路を形成すると、第２のＰＬ
Ｌ回路を用いて精度良くＹＴＯ１０がプリチューニング
されているため、サンプラー６０の出力に希望する周波
数にごく近いＩＦ周波数が出力されるため、サンプラー
によるＰＬＬ回路が確実に形成される。
【００２１】なお、ここで、ＹＴＯ１０のプリチューニ
ング用の第２のＰＬＬ回路のサンプルホールド回路１０
０の出力をＹＴＯ１０のＭＡＩＮコイルに挿入して、Ｍ
ＡＩＮドライバー回路のプリチューニング回路を第２の
ＰＬＬ回路に置き換えることも可能である。
ング用の第２のＰＬＬ回路のサンプルホールド回路１０
０の出力をＹＴＯ１０のＭＡＩＮコイルに挿入して、Ｍ
ＡＩＮドライバー回路のプリチューニング回路を第２の
ＰＬＬ回路に置き換えることも可能である。
【００２２】
【発明の効果】以上説明したように本発明においては、
広帯域発振器において設定された周波数信号が分周器に
おいて分周され、第２の比較器において、発振器から出
力された周波数信号と分周器において分周された周波数
信号とが比較され、位相差が出力され、第２のループフ
ィルタにおいて、第２の比較器から出力された位相差成
分の帯域制限が施されて広帯域発振器への制御電圧が生
成される。
広帯域発振器において設定された周波数信号が分周器に
おいて分周され、第２の比較器において、発振器から出
力された周波数信号と分周器において分周された周波数
信号とが比較され、位相差が出力され、第２のループフ
ィルタにおいて、第２の比較器から出力された位相差成
分の帯域制限が施されて広帯域発振器への制御電圧が生
成される。
【００２３】スイッチにより第１のループフィルタにお
いて生成された制御電圧が広帯域発振器に入力されずに
フェイズロックループが形成されない状態において、サ
ンプル／ホールド回路を介して、第２のループフィルタ
において生成された制御電圧が広帯域発振器にフィード
バックされることにより、広帯域発振器のプリチューニ
ングが行われる。
いて生成された制御電圧が広帯域発振器に入力されずに
フェイズロックループが形成されない状態において、サ
ンプル／ホールド回路を介して、第２のループフィルタ
において生成された制御電圧が広帯域発振器にフィード
バックされることにより、広帯域発振器のプリチューニ
ングが行われる。
【００２４】このように、プリチューニング電圧が、新
たに設けられた第２のＰＬＬ回路において生成され、印
加されるため、広帯域発振器のリニアリティが悪かった
り、または温度変化に伴う周波数変動が大きかったりす
る場合においてもフェイズロックループを形成すること
ができる。
たに設けられた第２のＰＬＬ回路において生成され、印
加されるため、広帯域発振器のリニアリティが悪かった
り、または温度変化に伴う周波数変動が大きかったりす
る場合においてもフェイズロックループを形成すること
ができる。
【図１】本発明の周波数シンセサイザフェイズロックル
ープ回路の実施の一形態を示す回路ブロック図である。
ープ回路の実施の一形態を示す回路ブロック図である。
【図２】従来のサンプラー方式を用いたフェイズロック
ループ回路の一構成例を示す回路ブロック図である。
ループ回路の一構成例を示す回路ブロック図である。
【図３】図２に示した回路においてＹＴＯから出力され
る周波数信号の周波数がずれた場合を示す図であり、
（ａ）はサンプラーで構成されるＶＣＸＯからの信号及
びＹＴＯからの信号を示す図、（ｂ）は（ａ）に示す信
号から発生するＩＦ信号を示す図である。
る周波数信号の周波数がずれた場合を示す図であり、
（ａ）はサンプラーで構成されるＶＣＸＯからの信号及
びＹＴＯからの信号を示す図、（ｂ）は（ａ）に示す信
号から発生するＩＦ信号を示す図である。
１０ ＹＴＯ ２０ 前置増幅器 ３０，１１０ ループフィルタ ４０ 周波数シンセサイザ ５０，１４０ 比較器 ６０ サンプラー ７０ ＶＣＸＯ ８０，１２０ スイッチ ９０ 発振器 １００ サンプル／ホールド回路 １３０ プリスケーラ １５０，１６０ プログラマブル分周器
Claims (1)
- 【請求項１】 一定の周波数成分を有する周波数信号を
生成し、出力する広帯域発振器及び高純度発振器と、前
記広帯域発振器からの出力と前記高純度発振器からの出
力とからＩＦ信号を生成し、出力するサンプラーと、前
記ＩＦ信号と比較するためのＲＥＦ信号を生成し、出力
する周波数シンセサイザと、前記サンプラーから出力さ
れたＩＦ信号と前記周波数シンセサイザから出力された
ＲＥＦ信号とを位相比較し、位相差を出力する第１の比
較器と、該第１の比較器から出力された位相差成分の帯
域制限をし、前記広帯域発振器への制御電圧を生成する
第１のループフィルタと、該ループフィルタにおいて生
成された制御電圧によって前記広帯域発振器を駆動させ
る前置増幅器とからなる第１のＰＬＬ回路と、 該第１のＰＬＬ回路が形成される前に前記広帯域発振器
を任意の周波数にロックさせるためのプリチューニング
回路とを有してなる周波数シンセサイザフェイズロック
ループ回路において、 前記プリチューニング回路は、前記広帯域発振器と、該
広帯域発振器から出力された周波数信号を分周する分周
器と、該分周器において分周された周波数信号と比較す
るための周波数信号を生成し、出力する発振器と、前記
分周器において分周された周波数信号と前記発振器から
出力された周波数信号とを比較し、位相差を出力する第
２の比較器と、該第２の比較器から出力された位相差成
分の帯域制限をし、前記広帯域発振器への制御電圧を生
成する第２のループフィルタと、該第２のループフィル
タにおいて生成された制御電圧をサンプル及び保持し、
出力するサンプル／ホールド回路とからなる第２のＰＬ
Ｌ回路であり、 前記第１のループフィルタにおいて生成された制御電圧
の前記前置増幅器に対する入力を制御するスイッチを有
し、 該スイッチは、前記第２のＰＬＬ回路によって前記広帯
域発振器のプリチューニングが行われた後に、前記第１
のループフィルタにおいて生成された制御電圧が前記前
置増幅器に入力されるように動作することを特徴とする
周波数シンセサイザフェイズロックループ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8024379A JPH09219641A (ja) | 1996-02-09 | 1996-02-09 | 周波数シンセサイザフェイズロックループ回路 |
| TW086101674A TW344168B (en) | 1996-02-09 | 1997-02-11 | Frequency synthesizer phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8024379A JPH09219641A (ja) | 1996-02-09 | 1996-02-09 | 周波数シンセサイザフェイズロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219641A true JPH09219641A (ja) | 1997-08-19 |
Family
ID=12136562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8024379A Pending JPH09219641A (ja) | 1996-02-09 | 1996-02-09 | 周波数シンセサイザフェイズロックループ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09219641A (ja) |
| TW (1) | TW344168B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018198226A1 (ja) * | 2017-04-26 | 2018-11-01 | 三菱電機株式会社 | 信号源 |
-
1996
- 1996-02-09 JP JP8024379A patent/JPH09219641A/ja active Pending
-
1997
- 1997-02-11 TW TW086101674A patent/TW344168B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018198226A1 (ja) * | 2017-04-26 | 2018-11-01 | 三菱電機株式会社 | 信号源 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW344168B (en) | 1998-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040716 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040728 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041201 |