JPH01119128A - デスタック系ジッタ抑圧回路 - Google Patents
デスタック系ジッタ抑圧回路Info
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- JPH01119128A JPH01119128A JP62274708A JP27470887A JPH01119128A JP H01119128 A JPH01119128 A JP H01119128A JP 62274708 A JP62274708 A JP 62274708A JP 27470887 A JP27470887 A JP 27470887A JP H01119128 A JPH01119128 A JP H01119128A
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- 230000010355 oscillation Effects 0.000 claims description 25
- 230000001629 suppression Effects 0.000 claims description 20
- 230000005540 biological transmission Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、デスタック系ジッタ抑圧回路に関し、特に、
無線ディジタル伝送における（１＋Ｎ）ヒツトレス回線
切替装置（Ｎ≧１）に使用して好適なデスタック系ジッ
タ抑圧回路に関する。
無線ディジタル伝送における（１＋Ｎ）ヒツトレス回線
切替装置（Ｎ≧１）に使用して好適なデスタック系ジッ
タ抑圧回路に関する。
［従来の技術］
従来、無線ディジタル伝送における回線切替装置などで
は、装置出力ジッタ規格の制限から、デスタック系ジッ
タ抑圧回路におけるジッタ通過域（雑音帯域幅）を極力
低く押さえ、ジッタ特性を良好に保っていた。
は、装置出力ジッタ規格の制限から、デスタック系ジッ
タ抑圧回路におけるジッタ通過域（雑音帯域幅）を極力
低く押さえ、ジッタ特性を良好に保っていた。
第２図は従来のデスタック系ジッタ抑圧回路のブロック
図゛、第３図はデスタック系ジッタ抑圧回路が適用され
る（１＋Ｎ）ヒツトレス回線切替装置のブロック図であ
る。
図゛、第３図はデスタック系ジッタ抑圧回路が適用され
る（１＋Ｎ）ヒツトレス回線切替装置のブロック図であ
る。
まず、第３図に示す（１＋Ｎ）ヒツトレス回線切替装置
の動作について説明する。
の動作について説明する。
同図において、１１は送端切替回路であり、多重化回路
１２に入力させる信号を切り替える。
１２に入力させる信号を切り替える。
１３は回線の異常の有無を監視する回線監視回路、１４
は多重化信号から必要な情報信号を分離する分離化回路
、１５は現用回線から予１−回線にヒツトレス切替を行
なうヒツトレス切替回路、１６は予備回線用のパイロッ
ト信号を発生するパイロット信号発生回路、１７は予備
回線のパイロット信号を検出するパイロット信号検出回
路である。
は多重化信号から必要な情報信号を分離する分離化回路
、１５は現用回線から予１−回線にヒツトレス切替を行
なうヒツトレス切替回路、１６は予備回線用のパイロッ
ト信号を発生するパイロット信号発生回路、１７は予備
回線のパイロット信号を検出するパイロット信号検出回
路である。
また、１８．１９はそれぞれ送端および受端回線切替制
御回路であり、回線切替時の各種制御を行なう。
御回路であり、回線切替時の各種制御を行なう。
上記構成におけるヒツトレス切替の一般的な切替シーケ
ンスは、次のようにして行なう。
ンスは、次のようにして行なう。
受端側では、回線監視回路１３によって現用回線の障害
Ａが検知されると、予備回線の回線監視回路１３によっ
て予備回線の障害の有無Ｂを調べ、さらに、パイロット
信号検出回路１７の出力から予備回線の使用状態確認Ｃ
を行なう。その結果、予゛備回線が使用可能であるとき
は、送端側で送端並列動作りを閏始する。
Ａが検知されると、予備回線の回線監視回路１３によっ
て予備回線の障害の有無Ｂを調べ、さらに、パイロット
信号検出回路１７の出力から予備回線の使用状態確認Ｃ
を行なう。その結果、予゛備回線が使用可能であるとき
は、送端側で送端並列動作りを閏始する。
次に、受端側において障害現用回線伝送信号２０１と予
１−回線伝送信号２０４（伝送信号２０３．２０４は、
ともに伝送信号２０１と等価である。）とを比較し、ビ
ットおよび信号の位相が合致したと確認された後、切替
回路１５によって切替（ヒツトレス切替）Ｅを行なう。
１−回線伝送信号２０４（伝送信号２０３．２０４は、
ともに伝送信号２０１と等価である。）とを比較し、ビ
ットおよび信号の位相が合致したと確認された後、切替
回路１５によって切替（ヒツトレス切替）Ｅを行なう。
これにより、障害回線の救済が完了する。
なお、第２図に示すデスタック系ジッタ抑圧回路は、第
３図においてヒツトレス切替回路１５の前段に設置され
ている分離化回路１４に含まれている。
３図においてヒツトレス切替回路１５の前段に設置され
ている分離化回路１４に含まれている。
次に、第２図において、１は伝送信号を復元する記憶回
路、２は位相比較回路、３は電圧制御発振回路、４は低
域通過回路である。そして、低域通過回路４を通した位
相比較回路２の出力で電圧制御発振回路３を制御し、電
圧制御発振回路３の出力１０６の位相と記憶回路１に入
力させる書き込みクロック１０５の位相とを一致させる
。
路、２は位相比較回路、３は電圧制御発振回路、４は低
域通過回路である。そして、低域通過回路４を通した位
相比較回路２の出力で電圧制御発振回路３を制御し、電
圧制御発振回路３の出力１０６の位相と記憶回路１に入
力させる書き込みクロック１０５の位相とを一致させる
。
ところで、第３図の（１＋Ｎ）ヒツトレス回線切替装置
におけるヒツトレス切替シーケンスでは、現用回線に異
常が発生するとヒツトレス切替動作Ａが発動し、送端並
列動作りが行なわれる。すると、予備回線伝送路の分離
化回路１４内にあるデスタック系ジッタ抑圧回路の入力
は、正常時予備回線を伝送するパイロット信号２０２か
ら本来伝送すべき情報信号である伝送信号２０１に変わ
る。
におけるヒツトレス切替シーケンスでは、現用回線に異
常が発生するとヒツトレス切替動作Ａが発動し、送端並
列動作りが行なわれる。すると、予備回線伝送路の分離
化回路１４内にあるデスタック系ジッタ抑圧回路の入力
は、正常時予備回線を伝送するパイロット信号２０２か
ら本来伝送すべき情報信号である伝送信号２０１に変わ
る。
しかし、デスタック系ジッタ抑圧回路は、装置出力ジッ
タ特性を良好に保つため、低域通過回路４に−よってジ
ッタ通過域（雑音帯域幅）を極力低く押さえている。す
なわち、位相比較回路出力信号１０１の低域信号成分１
０２で電圧制御発振回路３を制御している。
タ特性を良好に保つため、低域通過回路４に−よってジ
ッタ通過域（雑音帯域幅）を極力低く押さえている。す
なわち、位相比較回路出力信号１０１の低域信号成分１
０２で電圧制御発振回路３を制御している。
ところが、この低域信号成分１０２で電圧制御発振回路
３を制御すると、入力１０５の変化に対する電圧制御発
振回路出力信号１０６の位相応答は非常に遅くなり、伝
送信号２０４を復元してヒツトレス切替回路１５に供給
するのに相当の時間がかかっていた。
３を制御すると、入力１０５の変化に対する電圧制御発
振回路出力信号１０６の位相応答は非常に遅くなり、伝
送信号２０４を復元してヒツトレス切替回路１５に供給
するのに相当の時間がかかっていた。
このため、従来のデスタック系ジッタ抑圧回路では、ヒ
ツトレス切替シーケンス中の現用・予備回線信号比較に
相当の時間を要し、ヒツトレス切替シーケンスの高速性
が失われていた。
ツトレス切替シーケンス中の現用・予備回線信号比較に
相当の時間を要し、ヒツトレス切替シーケンスの高速性
が失われていた。
［解決すべき問題点］
上述した従来のデスタック系ジッタ抑圧回路は、（１＋
Ｎ）ヒツトレス回線切替系に適用した場合、回線切替時
における応答時間が非常に長くなる。
Ｎ）ヒツトレス回線切替系に適用した場合、回線切替時
における応答時間が非常に長くなる。
このため、ヒツトレス切替に必須の現用・予備回線間の
ビットおよび位相合致確認の時間が長くなり、ヒツトレ
ス切替シーケンスに必要な高速性が失われてしまうとい
う問題点があった。
ビットおよび位相合致確認の時間が長くなり、ヒツトレ
ス切替シーケンスに必要な高速性が失われてしまうとい
う問題点があった。
本発明は、上記問題点にかんがみてなされたもので、無
線ディジタル伝送方式の（１＋Ｎ）システム構成におけ
るヒツトレス回線切替時の現用・予イー回線間のビット
および位相合致確認時間の短縮と、装置出力ジッタ量の
低減を同時に達成せしめるデスタック系ジッタ抑圧回路
の提供を目的とする。
線ディジタル伝送方式の（１＋Ｎ）システム構成におけ
るヒツトレス回線切替時の現用・予イー回線間のビット
および位相合致確認時間の短縮と、装置出力ジッタ量の
低減を同時に達成せしめるデスタック系ジッタ抑圧回路
の提供を目的とする。
［問題点の解決手段］
上記目的を達成するため、本発明のデスタック系ジッタ
抑圧回路は、電圧制御発振回路と、大力クロック信号と
上記電圧制御発振回路の発振出力の位相を比較してＬ起
電圧制御発振回路を負帰還的に制御する制御信号を出力
し、上記発振出力の位相を上記入力クロック信号の位相
に一致させる位相比較回路と、この位相比較回路の制御
信号を入力して低域成分だけを通過させる低域通過回路
と、回線切替制御信号にもとづいて上記位相比較回路の
制御信号と上記低域通過回路の出力信号のいずれか一方
を選択して上記電圧制御発振回路の入力とするＬＪ１９
１回路と、上記入力クロック信号と上記電圧制御発振回
路の発振出力を入力し、入力データを記憶および読み出
しする記憶回路とを備えた構成としである。
抑圧回路は、電圧制御発振回路と、大力クロック信号と
上記電圧制御発振回路の発振出力の位相を比較してＬ起
電圧制御発振回路を負帰還的に制御する制御信号を出力
し、上記発振出力の位相を上記入力クロック信号の位相
に一致させる位相比較回路と、この位相比較回路の制御
信号を入力して低域成分だけを通過させる低域通過回路
と、回線切替制御信号にもとづいて上記位相比較回路の
制御信号と上記低域通過回路の出力信号のいずれか一方
を選択して上記電圧制御発振回路の入力とするＬＪ１９
１回路と、上記入力クロック信号と上記電圧制御発振回
路の発振出力を入力し、入力データを記憶および読み出
しする記憶回路とを備えた構成としである。
［実施例］
以下、図面にもとづいて本発明の詳細な説明する。
第１図は、本発明の一実施例に係るデスタック系ジッタ
抑圧回路のブロック図である。なお、従来例と共通また
は対応する部分については同一の符叶で表す。
抑圧回路のブロック図である。なお、従来例と共通また
は対応する部分については同一の符叶で表す。
同図において、５は切替回路であり、制御信号１０３と
情報信号１０４に従って、位相比較回路２の出力のうち
、低域通過回路４を通したものとそうで、ないものとを
切り替え、いずれか一方を電圧制御回路３の入力とする
。すなわち、制御信号１０３が入力されると位相比較回
路出力信号１０１を選択し、情報信号１０４が入力され
ると元の状態に戻る。なお、これらの制御信号１０３と
情報信号１．０４が回線切替制御信号となる。そして、
この回線切替制御信号は、例えば、受端回線切替制御回
路１９から出力する。
情報信号１０４に従って、位相比較回路２の出力のうち
、低域通過回路４を通したものとそうで、ないものとを
切り替え、いずれか一方を電圧制御回路３の入力とする
。すなわち、制御信号１０３が入力されると位相比較回
路出力信号１０１を選択し、情報信号１０４が入力され
ると元の状態に戻る。なお、これらの制御信号１０３と
情報信号１．０４が回線切替制御信号となる。そして、
この回線切替制御信号は、例えば、受端回線切替制御回
路１９から出力する。
上記構成において、ヒツトレス切替動作Ａが発動すると
同時に、従来例と同様に送端並列制御りが行なわれる。
同時に、従来例と同様に送端並列制御りが行なわれる。
しかし、このとき予備回線伝送路のデスタック系ジッタ
抑圧回路は、位相比較回路出力信号１０１（広域成分を
含めた信号成分）そのもので電圧制御発振回路３を制御
する。すなわち、パイロット信号２０２から伝送信号２
０１への入力変化に迅速に対応できるように、切替回路
５に制御信号１０３を入力する。そして、広域信号成分
を含めた位相比較回路出力信号１０１そのもので電圧制
御発振回路３を制御させる。□この結果、送端並列制御
りによって予備回線伝送路はパイロット信号２０２から
伝送信号２０１に変化するが、この変化（すなわち、書
き込みクロック信号１０５の変化）に対する電圧制御発
振回路３の出力信号１０６の位相応答は非常に早くなる
。そのため、迅速に伝送信号２０４（伝送信号２０１に
等価）を復元してヒツトレス切替回路１５に供給するこ
とが可能となり、さらには、現用・予備回線信号比較に
要する時間が減少し、高速性が保たれることになる。
抑圧回路は、位相比較回路出力信号１０１（広域成分を
含めた信号成分）そのもので電圧制御発振回路３を制御
する。すなわち、パイロット信号２０２から伝送信号２
０１への入力変化に迅速に対応できるように、切替回路
５に制御信号１０３を入力する。そして、広域信号成分
を含めた位相比較回路出力信号１０１そのもので電圧制
御発振回路３を制御させる。□この結果、送端並列制御
りによって予備回線伝送路はパイロット信号２０２から
伝送信号２０１に変化するが、この変化（すなわち、書
き込みクロック信号１０５の変化）に対する電圧制御発
振回路３の出力信号１０６の位相応答は非常に早くなる
。そのため、迅速に伝送信号２０４（伝送信号２０１に
等価）を復元してヒツトレス切替回路１５に供給するこ
とが可能となり、さらには、現用・予備回線信号比較に
要する時間が減少し、高速性が保たれることになる。
また、ヒツトレス切替動作が完了した後は、情報信号１
０４によって切替回路５を元に戻し、低域通過回路４か
ら出力される位相比較回路出力信号１０１の低域信号成
分１０２を選択させる。そして、この低域信号成分１０
２によって電圧制御発振回路３を制御し、ジッタ特性を
良好に保つ。
０４によって切替回路５を元に戻し、低域通過回路４か
ら出力される位相比較回路出力信号１０１の低域信号成
分１０２を選択させる。そして、この低域信号成分１０
２によって電圧制御発振回路３を制御し、ジッタ特性を
良好に保つ。
このように本実施例では、ディジタル無線伝送路の（１
＋Ｎ）ヒツトレス回線切替システム（Ｎｌ２）における
予備回線伝送路のデスタック系ジッタ抑圧回路において
、位相比較回路出力信号の低減信号成分で電圧制御発振
回路を制御する系と、位相比較出力信号の広域信号成分
を含めた信号成分て電圧制御発振回路を制御する系とを
備え、回線切替ル１１Ｂ信号によって切替回路を制御し
てこの二つの系のいずれかを選択している。
＋Ｎ）ヒツトレス回線切替システム（Ｎｌ２）における
予備回線伝送路のデスタック系ジッタ抑圧回路において
、位相比較回路出力信号の低減信号成分で電圧制御発振
回路を制御する系と、位相比較出力信号の広域信号成分
を含めた信号成分て電圧制御発振回路を制御する系とを
備え、回線切替ル１１Ｂ信号によって切替回路を制御し
てこの二つの系のいずれかを選択している。
［発明の効果］
以上説明したように本発明は、ジッタ特性を良好に保ち
つつ、かつ、ヒツトレス切替シーケンスの高速性をも兼
ね備えたデスタック系ジッタ抑圧回路を提供できるとい
う効果がある。
つつ、かつ、ヒツトレス切替シーケンスの高速性をも兼
ね備えたデスタック系ジッタ抑圧回路を提供できるとい
う効果がある。
第１図は本発明の一実施例に係るデスタック系ジッタ抑
圧回路のブロック図、第２図は従来のデスタック系ジッ
タ抑圧回路のブロック図、第３図は第１図のデスタック
系ジッタ抑圧回路が使用される（１＋Ｎ）ヒツトレス回
線切替装置のシステム構成図である。 １：記憶回路 ２：位相比軟回路 ３：電圧制御発振回路 ４：低域通過回路 ５：切替回路
圧回路のブロック図、第２図は従来のデスタック系ジッ
タ抑圧回路のブロック図、第３図は第１図のデスタック
系ジッタ抑圧回路が使用される（１＋Ｎ）ヒツトレス回
線切替装置のシステム構成図である。 １：記憶回路 ２：位相比軟回路 ３：電圧制御発振回路 ４：低域通過回路 ５：切替回路
Claims (1)
- 電圧制御発振回路と、入力クロック信号と上記電圧制
御発振回路の発振出力の位相を比較して上記電圧制御発
振回路を負帰還的に制御する制御信号を出力し、上記発
振出力の位相を上記入力クロック信号の位相に一致させ
る位相比較回路と、この位相比較回路の制御信号を入力
して低域成分だけを通過させる低域通過回路と、回線切
替制御信号にもとづいて上記位相比較回路の制御信号と
上記低域通過回路の出力信号のいずれか一方を選択して
上記電圧制御発振回路の入力とする切替回路と、上記入
力クロック信号と上記電圧制御発振回路の発振出力を入
力し、入力データを記憶および読み出しする記憶回路と
を具備することを特徴とするデスタック系ジッタ抑圧回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274708A JPH01119128A (ja) | 1987-10-31 | 1987-10-31 | デスタック系ジッタ抑圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274708A JPH01119128A (ja) | 1987-10-31 | 1987-10-31 | デスタック系ジッタ抑圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119128A true JPH01119128A (ja) | 1989-05-11 |
Family
ID=17545455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274708A Pending JPH01119128A (ja) | 1987-10-31 | 1987-10-31 | デスタック系ジッタ抑圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119128A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766517A (en) * | 1980-10-09 | 1982-04-22 | Arupain Kk | Pll circuit of pcm processor |
| JPS60249429A (ja) * | 1984-05-24 | 1985-12-10 | Fujitsu Ltd | 位相同期回路 |
| JPS61273036A (ja) * | 1985-05-28 | 1986-12-03 | Mitsubishi Electric Corp | Ｐｃｍ信号多重化伝送装置 |
| JPS62199119A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 位相同期回路 |
-
1987
- 1987-10-31 JP JP62274708A patent/JPH01119128A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766517A (en) * | 1980-10-09 | 1982-04-22 | Arupain Kk | Pll circuit of pcm processor |
| JPS60249429A (ja) * | 1984-05-24 | 1985-12-10 | Fujitsu Ltd | 位相同期回路 |
| JPS61273036A (ja) * | 1985-05-28 | 1986-12-03 | Mitsubishi Electric Corp | Ｐｃｍ信号多重化伝送装置 |
| JPS62199119A (ja) * | 1986-02-27 | 1987-09-02 | Hitachi Ltd | 位相同期回路 |
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