JP2823563B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2823563B2 JP2823563B2 JP63121602A JP12160288A JP2823563B2 JP 2823563 B2 JP2823563 B2 JP 2823563B2 JP 63121602 A JP63121602 A JP 63121602A JP 12160288 A JP12160288 A JP 12160288A JP 2823563 B2 JP2823563 B2 JP 2823563B2
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- JP
- Japan
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- signal
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- vco
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔概要〕 入力信号と再生クロックとから位相比較部で位相差信
号を求め、該位相差信号をループフィルタを通して該再
生クロックを発生するVCOの制御信号とするPLL回路に関
し、 ループ遅延が大きいPLL回路におけるループフィルタ
の引き込み特性と対ノイズ特性を両立させるとともにサ
イクルスキップを無くすことを目的とし、 該ループフィルタを、該位相差信号と多値の余り信号
とを加算してゲイン入力信号を発生する加算手段（加算
器）と、該加算値を１より大きい所定値で割って商信号
と該余り信号とを発生し、該商信号を該VCOに送るとと
もに該余り信号を該加算手段に送るゲイン計算手段とで
構成する。
号を求め、該位相差信号をループフィルタを通して該再
生クロックを発生するVCOの制御信号とするPLL回路に関
し、 ループ遅延が大きいPLL回路におけるループフィルタ
の引き込み特性と対ノイズ特性を両立させるとともにサ
イクルスキップを無くすことを目的とし、 該ループフィルタを、該位相差信号と多値の余り信号
とを加算してゲイン入力信号を発生する加算手段（加算
器）と、該加算値を１より大きい所定値で割って商信号
と該余り信号とを発生し、該商信号を該VCOに送るとと
もに該余り信号を該加算手段に送るゲイン計算手段とで
構成する。
本発明は、PLL（位相同期ループ）回路に関し、特に
入力信号と再生クロックとから位相比較部で位相差信号
を求め、該位相差信号をループフィルタを通して該再生
クロックを発生するVCO（電圧制御発振器）の制御信号
とするPLL回路に関するものである。
入力信号と再生クロックとから位相比較部で位相差信号
を求め、該位相差信号をループフィルタを通して該再生
クロックを発生するVCO（電圧制御発振器）の制御信号
とするPLL回路に関するものである。
第５図は、通信用モデムの復調部に用いられるタイミ
ング再生回路を示しており、受信信号から得られた中間
周波数信号IFを低域フィルタ51でベースバンド信号に変
換し、A/D変換器52で更にディジタル信号に変換してか
らディジタルフィルタ53から復調データとしてディジタ
ルSTR（シンボル・タイミング・リカバリー）回路54に
送られる。ディジタルSTR回路54からは再生クロックが
発生されてA/D変換器52のタイミングクロックとなって
いる。この場合、A/D変換器52とディジタルフィルタ53
とで位相比較部PCを構成しており、この位相比較部PCと
ディジタルSTR回路54とでPLL回路を構成している。
ング再生回路を示しており、受信信号から得られた中間
周波数信号IFを低域フィルタ51でベースバンド信号に変
換し、A/D変換器52で更にディジタル信号に変換してか
らディジタルフィルタ53から復調データとしてディジタ
ルSTR（シンボル・タイミング・リカバリー）回路54に
送られる。ディジタルSTR回路54からは再生クロックが
発生されてA/D変換器52のタイミングクロックとなって
いる。この場合、A/D変換器52とディジタルフィルタ53
とで位相比較部PCを構成しており、この位相比較部PCと
ディジタルSTR回路54とでPLL回路を構成している。
また、ディジタルSTR回路54は、第６図に示すよう
に、復調データが示す位相差を位相差算出部61で算出
し、この位相差信号をループフィルタ62に通して高周波
成分を除去した後、VCO63の制御信号として与えてい
る。尚、VCO63はディジタル信号をアナログ信号に変換
することにより、アナログ式のものも使用できる。
に、復調データが示す位相差を位相差算出部61で算出
し、この位相差信号をループフィルタ62に通して高周波
成分を除去した後、VCO63の制御信号として与えてい
る。尚、VCO63はディジタル信号をアナログ信号に変換
することにより、アナログ式のものも使用できる。
このようなPLL回路においては、引き込み特性と対ノ
イズ特性の両方が良好である必要がある。
イズ特性の両方が良好である必要がある。
第７図には、第６図に示したループフィルタの構成例
がブロック図で示されており、位相差算出部61からの位
相差信号にゲイン計算部71で所定のゲイン1/K1を与えて
比例動作（Ｐ動作）を行うとともに、完全積分器72では
位相差信号に1/sK2（ｓはラプラス因子）なる積分動作
（Ｉ動作）を行う。
がブロック図で示されており、位相差算出部61からの位
相差信号にゲイン計算部71で所定のゲイン1/K1を与えて
比例動作（Ｐ動作）を行うとともに、完全積分器72では
位相差信号に1/sK2（ｓはラプラス因子）なる積分動作
（Ｉ動作）を行う。
この後、ゲイン計算部71と積分器72の出力信号を加算
器73で加算することにより位相差信号にPI動作を与えて
VCO63の制御信号を発生している。
器73で加算することにより位相差信号にPI動作を与えて
VCO63の制御信号を発生している。
或いは、第８図に示すように、ループフィルタとして
は、第７図に示したゲイン計算部71のみで構成されたも
のもある。
は、第７図に示したゲイン計算部71のみで構成されたも
のもある。
このような従来のPLL回路に用いられるループフィル
タは、以下の問題点があった。
タは、以下の問題点があった。
ループフィルタが完全積分器を含む場合（第７図）： 位相同期に引き込んだ後（ロック後）の対ノイズ特性
は良いが、例えばディジタルフィルタ53の存在によりル
ープ遅延が大きいため、引き込み過程においては、完全
積分器が大きく振動してしまい中々減衰せず、従ってVC
O制御信号も大きく振動してしまい、結局、引き込み特
性が悪くなってしまうとともに振動により位相差が大き
くなりサイクルスキップが生じてしまう。これは、不完
全積分器の場合も程度の差はあるものの同様に振動作用
が生ずる。
は良いが、例えばディジタルフィルタ53の存在によりル
ープ遅延が大きいため、引き込み過程においては、完全
積分器が大きく振動してしまい中々減衰せず、従ってVC
O制御信号も大きく振動してしまい、結局、引き込み特
性が悪くなってしまうとともに振動により位相差が大き
くなりサイクルスキップが生じてしまう。これは、不完
全積分器の場合も程度の差はあるものの同様に振動作用
が生ずる。
ループフィルタがゲインのみを有する場合（第８
図）： この場合は、ループ遅延が大きくても引き込み特性は
良いが、その反面、積分を行う要素が無いため実質的に
フィルタが存在しない形になってしまい、対ノイズ特性
が悪くなってしまう。従って、ノイズによって位相差が
振られて大きくなりサイクルスキップが起きて再生クロ
ックが欠落しデータビットが欠落してしまう確率が大き
くなる。
図）： この場合は、ループ遅延が大きくても引き込み特性は
良いが、その反面、積分を行う要素が無いため実質的に
フィルタが存在しない形になってしまい、対ノイズ特性
が悪くなってしまう。従って、ノイズによって位相差が
振られて大きくなりサイクルスキップが起きて再生クロ
ックが欠落しデータビットが欠落してしまう確率が大き
くなる。
従って、本発明は、ループ遅延が大きいPLL回路にお
いて、ループフィルタの引き込み特性と対ノイズ特性を
両立させるとともにサイクルスキップを無くすことを目
的とする。
いて、ループフィルタの引き込み特性と対ノイズ特性を
両立させるとともにサイクルスキップを無くすことを目
的とする。
第１図は上記の目的を達成するために為された本発明
のPLL回路を概念的に示した図で、１は位相比較部、２
はループフィルタ、３はVCOであり、本発明ではループ
フィルタ２が、位相比較部１からの位相差信号と多値の
余り信号とを加算する加算手段（加算器）21と、該加算
値を１より大きい所定値で割って商信号と該余り信号と
を発生し、該商信号を該VCO3に送るとともに該余り信号
を加算手段21に送るゲイン計算手段（ゲイン計算器）22
とで構成している。
のPLL回路を概念的に示した図で、１は位相比較部、２
はループフィルタ、３はVCOであり、本発明ではループ
フィルタ２が、位相比較部１からの位相差信号と多値の
余り信号とを加算する加算手段（加算器）21と、該加算
値を１より大きい所定値で割って商信号と該余り信号と
を発生し、該商信号を該VCO3に送るとともに該余り信号
を加算手段21に送るゲイン計算手段（ゲイン計算器）22
とで構成している。
また、本発明では、ループフィルタ２とVCO3との間に
リミッタ４を挿入してもよい。
リミッタ４を挿入してもよい。
また、上記の該ループフィルタを、該位相差信号と多
値の余り信号とを加算する加算手段と、該加算手段の加
算値を１より大きい所定値で割って商信号と該余り信号
とを算出し、該商信号を該VCOへ送るとともに、該商信
号が０以外の整数で余り信号が０でない場合にも該余り
信号を該加算手段へ送るゲイン計算手段と、で構成する
ことができる。
値の余り信号とを加算する加算手段と、該加算手段の加
算値を１より大きい所定値で割って商信号と該余り信号
とを算出し、該商信号を該VCOへ送るとともに、該商信
号が０以外の整数で余り信号が０でない場合にも該余り
信号を該加算手段へ送るゲイン計算手段と、で構成する
ことができる。
さらに、上記のループフィルタを、該位相差信号と多
値の余り信号とを加算する加算手段と、該加算手段の加
算値が１より大きい所定値よりも大きい場合、または該
加算手段の加算値が該所定値の極性を反転させた値より
も小さい場合、該VCOを制御する制御信号を該VCOへ送る
とともに、それぞれ、該加算値と該所定値との差分、ま
たは該加算値と該所定値の極性を反転させた値の差分を
該余り信号として該加算手段へ送るゲイン計算手段と、
で構成してもよい。
値の余り信号とを加算する加算手段と、該加算手段の加
算値が１より大きい所定値よりも大きい場合、または該
加算手段の加算値が該所定値の極性を反転させた値より
も小さい場合、該VCOを制御する制御信号を該VCOへ送る
とともに、それぞれ、該加算値と該所定値との差分、ま
たは該加算値と該所定値の極性を反転させた値の差分を
該余り信号として該加算手段へ送るゲイン計算手段と、
で構成してもよい。
さらに、上記のループフィルタを、該位相差信号と多
値の余り信号とを加算する加算手段と、該加算手段の加
算値が１より大きい所定値よりも大きい場合、または該
加算手段の該所定値の極性を反転させた値よりも小さい
場合、該VCOの位相を制御する制御信号を該VCOへ送ると
ともに、それぞれ、該加算値と該所定値との差分、また
は該加算値と該所定値の極性を反転させた値との差分が
０でない場合にも該差分を余り信号として該加算手段へ
送るゲイン計算手段と、で構成してもよい。
値の余り信号とを加算する加算手段と、該加算手段の加
算値が１より大きい所定値よりも大きい場合、または該
加算手段の該所定値の極性を反転させた値よりも小さい
場合、該VCOの位相を制御する制御信号を該VCOへ送ると
ともに、それぞれ、該加算値と該所定値との差分、また
は該加算値と該所定値の極性を反転させた値との差分が
０でない場合にも該差分を余り信号として該加算手段へ
送るゲイン計算手段と、で構成してもよい。
第１図に示すPLL回路が引き込み過程にある時は、ル
ープフィルタ２におけるゲイン入力信号ｕは、|u|≧Ｋ
（Ｋ＞１の定数）の範囲にあるので、ゲイン計算部22で
は商と余りが発生し、商の信号はVCO3の制御信号として
送られるとともに余り信号は加算器21にフィードバック
して位相差信号に加算される。従って、第２図（ａ）に
示すように、演算誤差の積分は行うものの、実質的にゲ
インのみのループフィルタに見え、振動することなく良
好な引き込み特性が確保できる。
ープフィルタ２におけるゲイン入力信号ｕは、|u|≧Ｋ
（Ｋ＞１の定数）の範囲にあるので、ゲイン計算部22で
は商と余りが発生し、商の信号はVCO3の制御信号として
送られるとともに余り信号は加算器21にフィードバック
して位相差信号に加算される。従って、第２図（ａ）に
示すように、演算誤差の積分は行うものの、実質的にゲ
インのみのループフィルタに見え、振動することなく良
好な引き込み特性が確保できる。
一方、位相同期引き込み状態になった時には、|u|＜
Ｋとなるので商は発生せず、従って加算器21での専ら積
分動作のみが行われることになり、等価的に第２図
（ｂ）に示すように完全積分器（1/s）を含んだループ
フィルタとなっており、対ノイズ特性が確保される。
Ｋとなるので商は発生せず、従って加算器21での専ら積
分動作のみが行われることになり、等価的に第２図
（ｂ）に示すように完全積分器（1/s）を含んだループ
フィルタとなっており、対ノイズ特性が確保される。
振動が無く、ノイズによっても位相差が大きくならな
いことにより、サイクルスキップを減少させることがで
きる。
いことにより、サイクルスキップを減少させることがで
きる。
また、ループフィルタ２とVCO3との間にリミッタを挿
入すれば、位相差信号を制限することができ、サイクル
スキップを更に減少させることができる。
入すれば、位相差信号を制限することができ、サイクル
スキップを更に減少させることができる。
このようにして引き込み特性と対ノイズ特性とを両立
させている。
させている。
以下、本願発明に係るPLL回路の実施例を説明する。
第３図（ａ）は、第１図に概念的に示した本発明のPL
L回路に用いるループフィルタ２の一実施例を示してお
り、この実施例では、ゲイン計算部22をROMで構成し、
商と余りの出力信号を発生している。
L回路に用いるループフィルタ２の一実施例を示してお
り、この実施例では、ゲイン計算部22をROMで構成し、
商と余りの出力信号を発生している。
即ち、第３図（ｂ）に示すように、加算器21から出力
されるゲイン入力信号をアドレスとし、これに対応する
商と余りを予めROM化しておくことにより、ゲイン計算
部22は、ゲイン入力信号に対応して商信号と余り信号と
を出力することができる。
されるゲイン入力信号をアドレスとし、これに対応する
商と余りを予めROM化しておくことにより、ゲイン計算
部22は、ゲイン入力信号に対応して商信号と余り信号と
を出力することができる。
また、このゲイン計算部22はTLL回路で構成すること
により、更に高速な動作が得られる。
により、更に高速な動作が得られる。
第４図（ａ）は第１図に示す本発明を用いた一実施例
を示すもので、この実施例では、ゲイン計算部22とVCO
との間にリミッタ30を挿入している。
を示すもので、この実施例では、ゲイン計算部22とVCO
との間にリミッタ30を挿入している。
これにより、第４図（ｂ）に示す如く、ゲイン計算部
22から出力される商の値が大きくなってもリミッタ30で
クリップされてしまうため、VCO3への入力信号は大きく
なり過ぎることがなくサイクルスキップを更に無くすこ
とができる。
22から出力される商の値が大きくなってもリミッタ30で
クリップされてしまうため、VCO3への入力信号は大きく
なり過ぎることがなくサイクルスキップを更に無くすこ
とができる。
尚、本発明は、第５図に示したようなディジタルフィ
ルタによる大きなループ遅延を有するPLL回路の他、ル
ープ遅延が大きいあらゆるPLL回路に適用できることは
言うまでもない。
ルタによる大きなループ遅延を有するPLL回路の他、ル
ープ遅延が大きいあらゆるPLL回路に適用できることは
言うまでもない。
以上のように、本発明のPLL回路によれば、ループフ
ィルタが、加算手段による位相差信号と多値の余り信号
との加算値を１より大きい所定値で割って商信号と該余
り信号とを発生し、該商信号をVCOの制御信号とするよ
うに構成したので、ループ遅延の大きいPLL回路におい
ては、引き込み過程で実質的にゲインのみのループフィ
ルタとして働き、引き込み後は完全積分器のフィルタと
して働くので、引き込み特性と対ノイズ特性を共に良好
なものとすることができ、位相差の増大に起因するサイ
クルスキップも減少する。
ィルタが、加算手段による位相差信号と多値の余り信号
との加算値を１より大きい所定値で割って商信号と該余
り信号とを発生し、該商信号をVCOの制御信号とするよ
うに構成したので、ループ遅延の大きいPLL回路におい
ては、引き込み過程で実質的にゲインのみのループフィ
ルタとして働き、引き込み後は完全積分器のフィルタと
して働くので、引き込み特性と対ノイズ特性を共に良好
なものとすることができ、位相差の増大に起因するサイ
クルスキップも減少する。
また、ループフィルタとVCOとの間にリミッタを挿入
すれば、更にサイクルスキップを減少させることができ
る。
すれば、更にサイクルスキップを減少させることができ
る。
第１図は本発明に係るPLL回路の原理構成を示すブロッ
ク図、 第２図は本発明に係るPLL回路に用いるループフィルタ
の動作原理を示すブロック図、 第３図は本発明に係るPLL回路に用いるループフィルタ
の一実施例を示す図、 第４図はリミッタを用いた本発明の一実施例を示す図、 第５図はモデムに用いられるPLL回路としてのタイミン
グ再生回路の一般的な構成を示すブロック図、 第６図はPLL回路に用いられるディジタルSTR回路の構成
例を示すブロック図、 第７図及び第８図はPLL回路に用いられる従来のループ
フィルタの構成を説明するための図、である。 第１図において、 １…位相比較部、 ２…ループフィルタ、 ３…VCO、 21…加算器、 22…ゲイン計算部。 図中、同一符号は同一又は相当部分を示す。
ク図、 第２図は本発明に係るPLL回路に用いるループフィルタ
の動作原理を示すブロック図、 第３図は本発明に係るPLL回路に用いるループフィルタ
の一実施例を示す図、 第４図はリミッタを用いた本発明の一実施例を示す図、 第５図はモデムに用いられるPLL回路としてのタイミン
グ再生回路の一般的な構成を示すブロック図、 第６図はPLL回路に用いられるディジタルSTR回路の構成
例を示すブロック図、 第７図及び第８図はPLL回路に用いられる従来のループ
フィルタの構成を説明するための図、である。 第１図において、 １…位相比較部、 ２…ループフィルタ、 ３…VCO、 21…加算器、 22…ゲイン計算部。 図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−244125（ＪＰ，Ａ) 特開 昭62−126712（ＪＰ，Ａ) 特開 昭62−266920（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/107
Claims (5)
- 【請求項１】入力信号と再生クロックとから位相比較部
で位相差信号を求め、該位相差信号をループフィルタを
通して該再生クロックを発生するVCOの制御信号とするP
LL回路において、 該ループフィルタが、 該位相差信号と多値の余り信号とを加算する加算手段
と、 該加算手段の加算値１より大きい所定値で割って商信号
と該余り信号とを算出し、該商信号を該VCOへ送るとと
もに、該余り信号を該加算手段に送るゲイン計算手段
と、 を備えたことを特徴とするPLL回路。 - 【請求項２】該ループフィルタと該VCOとの間にリミッ
タを挿入したことを特徴とする請求項１記載のPLL回
路。 - 【請求項３】入力信号と再生クロックとから位相比較部
で位相差信号を求め、該位相差信号をループフィルタを
通して該再生クロックを発生するVCOの制御信号とするP
LL回路において、 該ループフィルタが、 該位相差信号と多値の余り信号とを加算する加算手段
と、 該加算手段の加算値を１より大きい所定値で割って商信
号と該余り信号とを算出し、該商信号を該VCOへ送ると
ともに、該商信号が０以外の整数で余り信号が０でない
場合にも該余り信号を該加算手段へ送るゲイン計算手段
と、 を有することを特徴とするPLL回路。 - 【請求項４】入力信号と再生クロックとから位相比較部
で位相差信号を求め、該位相差信号をループフィルタを
通して該再生クロックを発生するVCOの制御信号とするP
LL回路において、 該ループフィルタが、 該位相差信号と多値の余り信号とを加算する加算手段
と、 該加算手段の加算値が１より大きい所定値よりも大きい
場合、または該加算手段の加算値が該所定値の極性を反
転させた値よりも小さい場合、該VCOを制御する制御信
号を該VCOへ送るとともに、それぞれ、該加算値と該所
定値との差分、または該加算値と該所定値の極性を反転
させた値との差分を該余り信号として該加算手段へ送る
ゲイン計算手段と、 を有することを特徴とするPLL回路。 - 【請求項５】入力信号と再生クロックとから位相比較部
で位相差信号を求め、該位相差信号をループフィルタを
通して該再生クロックを発生するVCOの制御信号とするP
LL回路において、 該ループフィルタが、 該位相差信号と多値の余り信号とを加算する加算手段
と、 該加算手段の加算値が１より大きい所定値よりも大きい
場合、または該加算手段の該所定値の極性を反転させた
値よりも小さい場合、該VCOの位相を制御する制御信号
を該VCOへ送るとともに、それぞれ、該加算値と該所定
値との差分、または該加算値と該所定値の極性を反転さ
せた値との差分が０でない場合にも該差分を余り信号と
して該加算手段へ送るゲイン計算手段と、 を有することを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121602A JP2823563B2 (ja) | 1988-05-18 | 1988-05-18 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121602A JP2823563B2 (ja) | 1988-05-18 | 1988-05-18 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01291524A JPH01291524A (ja) | 1989-11-24 |
| JP2823563B2 true JP2823563B2 (ja) | 1998-11-11 |
Family
ID=14815316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63121602A Expired - Fee Related JP2823563B2 (ja) | 1988-05-18 | 1988-05-18 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823563B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3564424B2 (ja) * | 2001-05-16 | 2004-09-08 | 日本電気通信システム株式会社 | Ｐｌｌ回路 |
| JP2004120515A (ja) | 2002-09-27 | 2004-04-15 | Oki Electric Ind Co Ltd | フェーズロックループ回路 |
| JP2005204091A (ja) * | 2004-01-16 | 2005-07-28 | Daihen Corp | Ｐｌｌ回路 |
| EP1884031A4 (en) | 2005-05-25 | 2014-01-22 | Broadcom Corp | PLL WITH PHASE CONTROL AND RESYNCHRONIZATION |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244125A (ja) * | 1985-04-22 | 1986-10-30 | Nec Corp | 位相同期回路 |
| JPH07120942B2 (ja) * | 1985-11-27 | 1995-12-20 | 株式会社日立製作所 | Ｐｌｌ回路 |
| JPS62266920A (ja) * | 1986-05-15 | 1987-11-19 | Nec Corp | デジタル位相制御ル−プ回路 |
-
1988
- 1988-05-18 JP JP63121602A patent/JP2823563B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01291524A (ja) | 1989-11-24 |
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