JP3528117B2 - バイポーラ／ユニポーラ変換回路 - Google Patents
バイポーラ／ユニポーラ変換回路Info
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Description
路における無線区間に適した伝送符号であるバイポーラ
符号から搬送区間に適した伝送符号であるユニポーラ符
号への変換を行うバイポーラ／ユニポーラ変換回路に関
する。 【０００２】 【従来の技術】従来、この種のバイポーラ／ユニポーラ
変換回路は、一般に無線端局及び搬送端局の間の無線伝
送に際して、ＩＴＵ−Ｔ規格のＣｏ−Ｄｉｒｅｃｔｉｏ
ｎａｌＩｎｔｅｒｆａｃｅにおける６４Ｋｂｐｓのバイ
ポーラ／ユニポーラ変換用の符号変換回路として知られ
ている。 【０００３】図３は、従来のバイポーラ／ユニポーラ変
換回路の基本構成を示したブロック図である。 【０００４】このバイポーラ／ユニポーラ変換回路は、
６４Ｋｂｐｓバイポーラ符号信号である入力信号ｆ0 を
ＲＺ信号ｆ1 に変換して出力するバイポーラ／ＲＺ変換
器１と、内部にコンデンサやコイル等を調整可能なフィ
ルタを構成して成るＴＵＮＥ回路を有し、ＲＺ信号ｆ1
より抽出クロック信号ｆ2 を抽出して出力するクロック
抽出器２と、抽出クロック信号ｆ2 に対して１／４の分
周を行ってクロック信号ｆ3 を得る１／４分周器４と、
ＲＺ信号ｆ1 をシフトしてシフトデータ信号ｆ8 を得る
シフトレジスタ３ｃ，並びにシフトデータ信号ｆ8 をデ
コードすることでコード同期を確立してコード変換され
た出力信号ｆ4 を得るデコーダ３ｄを有するデータ再生
部３とを備えて成っている。 【０００５】このバイポーラ／ユニポーラ変換回路にお
いて、バイポーラ／ＲＺ変換器１により変換されたＲＺ
信号ｆ1 は、ＩＴＵ−Ｔ規格Ｇ７０３のＣｏ−Ｄｉｒｅ
ｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅにおける６４ｋｂ
ｐｓのＲＺ変換された信号となっている。例えば、ここ
で０は１０１０のコードに，１は１１００のコードに変
換され、コード毎に交番する信号となる。尚、ＲＺ信号
ｆ1 は２５６Ｋｂｐｓ（６４×４）の符号と等価になっ
ていると見做すことができる。 【０００６】クロック抽出器２ではＲＺ信号ｆ1 に基づ
いてＴＵＮＥ回路を調整し、２５６Ｋｂｐｓの抽出クロ
ック信号ｆ2 を出力し、１／４分周器４では抽出クロッ
ク信号ｆ2 に対して１／４の分周を行って６４ｋｂｐｓ
のクロック信号ｆ3 を出力する。 【０００７】図４は、このバイポーラ／ユニポーラ変換
回路に備えられるデータ再生部３の細部構成を示したブ
ロック図である。 【０００８】データ再生部３では、シフトレジスタ３ｃ
によりＲＺ信号ｆ1 を抽出クロック信号ｆ2 に基づいて
１ビットづつシフトさせ、１ビットづつ位相が異なる６
４ｋｂｐｓの４つのシフトデータ信号ｆ8 を生成する。 【０００９】デコーダ３ｄにおいては、位相選択回路３
ｄ2 により６４ｋｂｐｓのクロック信号ｆ3 を２５６Ｋ
ｂｐｓの抽出クロック信号ｆ2 で４ビットシフトさせ、
１ビットづつ位相が異なる２５６Ｋｂｐｓの４つのタイ
ミング信号ｆ9 を生成出力するが、このタイミング信号
ｆ9 は位相選択制御回路３ｄ3 により出力された位相選
択信号ｆ11によって一つのものに選定される。 【００１０】又、デコーダ３ｄにおいては、コード判定
回路３ｄ1 によりタイミング信号ｆ9 をリタイミング
し、０（１０１０）又は１（１１００）の判定を行った
結果に基づいて出力信号ｆ4 を出力する。但し、ここで
の判定結果が０（１０１０）又は１（１１００）以外の
ものを示す場合、コード判定回路３ｄ1 は判定不可信号
ｆ10を位相選択制御回路３ｄ3 へ送出し、位相選択制御
回路３ｄ3 ではこの判定不可信号ｆ10を保持して位相選
択信号ｆ11を位相選択回路３ｄ2 へ送出する。 【００１１】これにより、位相選択回路３ｄ2 は位相選
択信号ｆ11によりタイミング信号ｆ9 の位相を１ビット
シフトし、コード判定のタイミングを変えて再度判定を
行い、正しく同期が取れた判定結果が得られるまで１ビ
ットシフトを繰り返す。 【００１２】又、このようなバイポーラ／ユニポーラ変
換に関連する他の周知技術としては、例えば特公昭６３
−２４５８１号公報に開示された同方向（Ｃｏ−Ｄｉｒ
ｅｃｔｉｏｎａｌ）データ伝送方式の復調回路等が挙げ
られる。 【００１３】この復調回路に用いられるバイポーラ／ユ
ニポーラ変換回路では、上述したバイポーラ／ユニポー
ラ変換回路の構成に基づいてクロック抽出器にデジタル
ＰＬＬ回路を設け、回路全体のＩＣ化を計ることで抽出
クロック並びにクロックを生成に関する無調整化を可能
にしている。 【００１４】 【発明が解決しようとする課題】上述したバイポーラ／
ユニポーラ変換回路の場合、クロック抽出器において内
部にコンデンサやコイル等を調整可能なフィルタを構成
して成るＴＵＮＥ回路を設け、クロック抽出に際してＴ
ＵＮＥ回路の調整を要するものであるが、ＴＵＮＥ回路
の部品によってはバラツキを生じるため、高精度化を計
り難いという問題がある。 【００１５】又、このクロック抽出器をＩＣ化してデジ
タルＰＬＬ回路を設けて無調整化したバイポーラ／ユニ
ポーラ変換回路においても、基本構成が既存の回路と同
様であるため、例えばデータ再生部においてＲＺ信号か
らシフトデータ信号を得るためのシフトレジスタを要す
る上、シフトデータ信号をコード同期を確立してコード
変換するための複雑な回路構成のデコーダを要するた
め、依然として回路全体が大規模で高価になってしまう
という難点がある。 【００１６】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、クロック抽出に際
して無調整化し得ると共に、簡素な構成で簡易にコード
変換が可能なデータ再生部を有して回路全体を小規模に
構成し得るバイポーラ／ユニポーラ変換回路を提供する
ことにある。 【００１７】 【課題を解決するための手段】本発明によれば、６４Ｋ
ｂｐｓのバイポーラ符号信号である入力信号をＲＺ信号
に変換して出力するバイポーラ／ＲＺ変換器と、ＲＺ信
号及び所定のクロック信号の位相を比較して位相比較信
号を出力する位相比較器，該位相比較信号を濾波して電
圧制御信号を出力する濾波器，及び該電圧制御信号に応
じてユニポーラ符号信号である電圧制御発振クロック信
号を発振出力する電圧制御発振器を含むデジタルＰＬＬ
回路から成るクロック抽出器と、電圧制御発振クロック
信号に対して１／４の分周を行って分周クロック信号を
得る１／４分周器と、電圧制御発振クロック信号及び分
周クロック信号に応じてクロック信号を出力すると共
に、ＲＺ信号及び該クロック信号に応じて出力信号を出
力するデータ再生部とを備え、更に、位相比較器は、所
定のクロック信号として分周クロック信号を用いるフリ
ップフロップであるバイポーラ／ユニポーラ変換回路が
得られる。 【００１８】又、本発明によれば、上記バイポーラ／ユ
ニポーラ変換回路において、データ再生部は、電圧制御
発振クロック信号及び分周クロック信号のリタイミング
でクロック信号を生成するリタイミング器と、クロック
信号によりＲＺ信号におけるコードの所定ビット目を判
定してＮＲＺ信号に符号変換することで出力信号を生成
するコード変換器とを備えたバイポーラ／ユニポーラ変
換回路が得られる。 【００１９】更に、本発明によれば、上記バイポーラ／
ユニポーラ変換回路において、リタイミング器及びコー
ド変換器はフリップフロップであるバイポーラ／ユニポ
ーラ変換回路が得られる。 【００２０】 【発明の実施の形態】以下に実施例を挙げ、本発明のバ
イポーラ／ユニポーラ変換回路について、図面を参照し
て詳細に説明する。 【００２１】図１は、本発明の一実施例に係るバイポー
ラ／ユニポーラ変換回路の基本構成を示した簡易ブロッ
ク図である。 【００２２】このバイポーラ／ユニポーラ変換回路は、
６４Ｋｂｐｓのバイポーラ符号信号である入力信号ｆ0
をＲＺ信号ｆ1 に変換して出力するバイポーラ／ＲＺ変
換器１と、ＲＺ信号ｆ1 及び所定のクロック信号の位相
を比較して位相比較信号ｆ21を出力するフリップフロッ
プ（ＦＦ）から成る位相比較器２ａ，この位相比較信号
ｆ21を濾波して電圧制御信号ｆ22を出力する濾波器とし
てのフィルタ２ｂ，及びこの電圧制御信号ｆ22に応じて
ユニポーラ符号信号である電圧制御発振クロック信号ｆ
6 を発振出力する電圧制御発振器（ＶＯＣ）２ｃを含む
デジタルＰＬＬ回路から成るクロック抽出器２と、電圧
制御発振クロック信号ｆ6 に対して１／４の分周を行っ
て分周クロック信号ｆ5 を得る１／４分周器４と、電圧
制御発振クロック信号（以下、ＶＯＣクロック信号とす
る）ｆ6 及び分周クロック信号ｆ5 のリタイミングでク
ロック信号ｆ7 を生成するフリップフロップ（ＦＦ）か
ら成るリタイミング器３ａ，及びクロック信号ｆ7 によ
りＲＺ信号ｆ1 におけるコードの所定ビット目を判定し
てＮＲＺ信号に符号変換するフリップフロップ（ＦＦ）
から成るコード変換器３ｂを含むデータ再生部３とを備
えて成っている。但し、位相比較器２ａでは所定のクロ
ック信号として１／４分周器４により得られる分周クロ
ック信号ｆ5 を用いるようになっている。 【００２３】図２は、このバイポーラ／ユニポーラ変換
回路の各部における処理信号の波形を示したタイミング
チャートである。 【００２４】このバイポーラ／ユニポーラ変換回路で
は、バイポーラ／ＲＺ変換器１において６４Ｋｂｐｓの
バイポーラ符号信号の入力信号ｆ0 をＲＺ信号ｆ1 に変
換出力する。クロック抽出器２においては、位相比較器
２ａによりＲＺ信号ｆ1 と電圧制御発振器（ＶＯＣ）２
ｃから生成出力されたＶＯＣクロック信号ｆ6 に対して
１／４分周器４で１／４の分周を行った分周クロック信
号ｆ5 とを位相比較して位相比較信号ｆ21を出力する。 【００２５】ここでの分周クロック信号ｆ5 はコード周
期を示すものとなっている。又、ＲＺ信号ｆ1 は周期が
一定ではないが、１コード毎に常に立ち上がりから始ま
る特色がある。そこで、位相比較器２ａではフリップフ
ロップ（ＦＦ）によりそのコードの立ち上がりを検出
し、クロック成分の入力には分周クロック信号ｆ5 を使
用し、データ成分の入力にはＲＺ信号ｆ1 を使用するこ
とにより、１コード毎に位相を比較する。 【００２６】電圧制御発振器（ＶＯＣ）２ｃでは、位相
比較信号ｆ21をフィルタ２ｂにより平滑化した電圧制御
信号ｆ22により発振周波数が制御される。これにより、
電圧制御発振器（ＶＯＣ）２ｃは、６４Ｋｂｐｓの入力
信号ｆ0 に同期した２５６Ｋｂｐｓのユニポーラ符号信
号であるＶＯＣクロック信号ｆ6 を抽出できる。因み
に、このＶＯＣクロック信号ｆ6 は、データ再生部３に
おけるリタイミング器３ａに入力される前に反転ゲート
により反転されて反転バーＶＯＣクロック信号ｆ6 とな
る。又、ＶＯＣクロック信号ｆ6 を１／４に分周した分
周クロック信号ｆ5 に関しても、データ再生部３におけ
るリタイミング器３ａに入力される前に反転ゲートによ
り反転されて反転バー分周クロック信号ｆ5 となる。 【００２７】即ち、ＲＺ信号ｆ1 は例えば１０１０のよ
うにコード内の３ビット目が１であればそのコードを
０，１１００のように０であればそのコードを１として
符号判定できる特色があるため、リタイミング器３ａで
はビット同期がとれたＶＯＣクロック信号ｆ6 とコード
同期がとれた分周クロック信号ｆ5 とにより３ビット目
を保持するためのクロック信号ｆ7 を生成する。 【００２８】コード変換器３ｂではクロック信号ｆ7 に
よりコード内の３ビット目のみを判定し、１０１０であ
ればその１を０に，１１００であればその０を１にして
ＮＲＺ信号に符号変換する処理を行う。これにより、出
力信号ｆ4 におけるバイポーラ／ユニポーラ変換が行わ
れる。 【００２９】尚、上述した例ではコード内の３ビット目
のみを判定するものとして説明したが、これ以外のビッ
ト（例えばコード内の２ビット目）のみを判定するよう
にしても良い。 【００３０】 【発明の効果】以上に説明したように、本発明のバイポ
ーラ／ユニポーラ変換回路よれば、既存のクロック抽出
器及びデータ再生部の基本構成を改良し、クロック抽出
器は電圧制御発振を用いたフリップフロップによる位相
比較器を含むデジタルＰＬＬ回路から成る構成とし、デ
ータ再生部はクロック抽出器からのＶＯＣクロック信号
及びそれを分周した分周クロック信号によりクロック信
号を得るフリップフロップによるリタイミング器と、こ
のクロック信号によりＲＺ信号をＮＲＺ信号に符号変換
するフリップフロップによるコード変換器とから成る構
成としているので、クロック抽出器ではクロック抽出に
際して無調整化し得ると共に、データ再生部では簡素な
構成で簡易にコード変換が可能となるため、変換回路全
体が小規模で低コストで構成され得るようになる。
ラ変換回路の基本構成を示したブロック図である。 【図２】図１のバイポーラ／ユニポーラ変換回路の各部
における処理信号の波形を示したタイミングチャートで
ある。 【図３】従来のバイポーラ／ユニポーラ変換回路の基本
構成を示したブロック図である。 【図４】図３に示すバイポーラ／ユニポーラ変換回路に
備えられるデータ再生部の細部構成を示したブロック図
である。 【符号の説明】 １ バイポーラ／ＲＺ変換器 ２ クロック抽出器 ２ａ 位相比較器 ２ｂ フィルタ ２ｃ 電圧制御発振器 ３ データ再生部 ３ａ リタイミング器 ３ｂ コード変換器 ３ｃ シフトレジスタ ３ｄ デコーダ ３ｄ1 コード判定回路 ３ｄ2 位相選択回路 ３ｄ3 位相選択制御回路 ４ １／４分周器
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ６４Ｋｂｐｓのバイポーラ符号信号であ
る入力信号をＲＺ信号に変換して出力するバイポーラ／
ＲＺ変換器と、前記ＲＺ信号及び分周クロック信号の位
相を比較して位相比較信号を出力する位相比較器，該位
相比較信号を濾波して電圧制御信号を出力する濾波器，
及び該電圧制御信号に応じてユニポーラ符号信号である
電圧制御発振クロック信号を発振出力する電圧制御発振
器を含むデジタルＰＬＬ回路から成るクロック抽出器
と、前記電圧制御発振クロック信号に対して１／４の分
周を行って前記分周クロック信号を得る１／４分周器
と、前記電圧制御発振クロック信号及び前記分周クロッ
ク信号のリタイミングで前記クロック信号を生成するリ
タイミング器、及び前記クロック信号により前記ＲＺ信
号におけるコードの所定ビット目を判定してＮＲＺ信号
に符号変換することで前記出力信号を生成するコード変
換器を含むデータ再生部とを備え、更に、前記位相比較
器と前記リタイミング器と前記コード変換器は、フリッ
プフロップで構成したことを特徴とするバイポーラ／ユ
ニポーラ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35038696A JP3528117B2 (ja) | 1996-12-27 | 1996-12-27 | バイポーラ／ユニポーラ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35038696A JP3528117B2 (ja) | 1996-12-27 | 1996-12-27 | バイポーラ／ユニポーラ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10190752A JPH10190752A (ja) | 1998-07-21 |
| JP3528117B2 true JP3528117B2 (ja) | 2004-05-17 |
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ID=18410140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35038696A Expired - Fee Related JP3528117B2 (ja) | 1996-12-27 | 1996-12-27 | バイポーラ／ユニポーラ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3528117B2 (ja) |
-
1996
- 1996-12-27 JP JP35038696A patent/JP3528117B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10190752A (ja) | 1998-07-21 |
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