JPH10190752A - バイポーラ/ユニポーラ変換回路 - Google Patents
バイポーラ/ユニポーラ変換回路Info
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- JPH10190752A JPH10190752A JP35038696A JP35038696A JPH10190752A JP H10190752 A JPH10190752 A JP H10190752A JP 35038696 A JP35038696 A JP 35038696A JP 35038696 A JP35038696 A JP 35038696A JP H10190752 A JPH10190752 A JP H10190752A
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Abstract
模に構成し得るバイポーラ/ユニポーラ変換回路を提供
すること。 【解決手段】 この変換回路において、クロック抽出器
2はバイポーラ/RZ変換器1で入力信号(バイポーラ
符号信号)f0 を変換したRZ信号f1 及び分周クロッ
ク信号f5 の位相を比較して位相比較信号f21を出力す
る位相比較器(FF)2a,信号f21を濾波して電圧制
御信号f22を出力する濾波器2b,信号f22に応じて電
圧制御発振クロック信号(ユニポーラ符号信号)f6 を
発振出力する電圧制御発振器(VOC)2cを含むデジ
タルPLL回路から成り、データ再生部3は1/4分周
器4により信号f6 を1/4分周した信号f5 及び信号
f6よりクロック信号f7 を生成するリタイミング器
(FF)3aと、信号f7 により信号f1 をNRZ信号
に符号変換するコード変換器(FF)3bとを備えて成
る。
Description
路における無線区間に適した伝送符号であるバイポーラ
符号から搬送区間に適した伝送符号であるユニポーラ符
号への変換を行うバイポーラ/ユニポーラ変換回路に関
する。
変換回路は、一般に無線端局及び搬送端局の間の無線伝
送に際して、ITU−T規格のCo−Directio
nalInterfaceにおける64Kbpsのバイ
ポーラ/ユニポーラ変換用の符号変換回路として知られ
ている。
換回路の基本構成を示したブロック図である。
64Kbpsバイポーラ符号信号である入力信号f0 を
RZ信号f1 に変換して出力するバイポーラ/RZ変換
器1と、内部にコンデンサやコイル等を調整可能なフィ
ルタを構成して成るTUNE回路を有し、RZ信号f1
より抽出クロック信号f2 を抽出して出力するクロック
抽出器2と、抽出クロック信号f2 に対して1/4の分
周を行ってクロック信号f3 を得る1/4分周器4と、
RZ信号f1 をシフトしてシフトデータ信号f8 を得る
シフトレジスタ3c,並びにシフトデータ信号f8 をデ
コードすることでコード同期を確立してコード変換され
た出力信号f4 を得るデコーダ3dを有するデータ再生
部3とを備えて成っている。
いて、バイポーラ/RZ変換器1により変換されたRZ
信号f1 は、ITU−T規格G703のCo−Dire
ctional Interfaceにおける64kb
psのRZ変換された信号となっている。例えば、ここ
で0は1010のコードに,1は1100のコードに変
換され、コード毎に交番する信号となる。尚、RZ信号
f1 は256Kbps(64×4)の符号と等価になっ
ていると見做すことができる。
いてTUNE回路を調整し、256Kbpsの抽出クロ
ック信号f2 を出力し、1/4分周器4では抽出クロッ
ク信号f2 に対して1/4の分周を行って64kbps
のクロック信号f3 を出力する。
回路に備えられるデータ再生部3の細部構成を示したブ
ロック図である。
によりRZ信号f1 を抽出クロック信号f2 に基づいて
1ビットづつシフトさせ、1ビットづつ位相が異なる6
4kbpsの4つのシフトデータ信号f8 を生成する。
d2 により64kbpsのクロック信号f3 を256K
bpsの抽出クロック信号f2 で4ビットシフトさせ、
1ビットづつ位相が異なる256Kbpsの4つのタイ
ミング信号f9 を生成出力するが、このタイミング信号
f9 は位相選択制御回路3d3 により出力された位相選
択信号f11によって一つのものに選定される。
回路3d1 によりタイミング信号f9 をリタイミング
し、0(1010)又は1(1100)の判定を行った
結果に基づいて出力信号f4 を出力する。但し、ここで
の判定結果が0(1010)又は1(1100)以外の
ものを示す場合、コード判定回路3d1 は判定不可信号
f10を位相選択制御回路3d3 へ送出し、位相選択制御
回路3d3 ではこの判定不可信号f10を保持して位相選
択信号f11を位相選択回路3d2 へ送出する。
択信号f11によりタイミング信号f9 の位相を1ビット
シフトし、コード判定のタイミングを変えて再度判定を
行い、正しく同期が取れた判定結果が得られるまで1ビ
ットシフトを繰り返す。
換に関連する他の周知技術としては、例えば特公昭63
−24581号公報に開示された同方向(Co−Dir
ectional)データ伝送方式の復調回路等が挙げ
られる。
ニポーラ変換回路では、上述したバイポーラ/ユニポー
ラ変換回路の構成に基づいてクロック抽出器にデジタル
PLL回路を設け、回路全体のIC化を計ることで抽出
クロック並びにクロックを生成に関する無調整化を可能
にしている。
ユニポーラ変換回路の場合、クロック抽出器において内
部にコンデンサやコイル等を調整可能なフィルタを構成
して成るTUNE回路を設け、クロック抽出に際してT
UNE回路の調整を要するものであるが、TUNE回路
の部品によってはバラツキを生じるため、高精度化を計
り難いという問題がある。
タルPLL回路を設けて無調整化したバイポーラ/ユニ
ポーラ変換回路においても、基本構成が既存の回路と同
様であるため、例えばデータ再生部においてRZ信号か
らシフトデータ信号を得るためのシフトレジスタを要す
る上、シフトデータ信号をコード同期を確立してコード
変換するための複雑な回路構成のデコーダを要するた
め、依然として回路全体が大規模で高価になってしまう
という難点がある。
なされたもので、その技術的課題は、クロック抽出に際
して無調整化し得ると共に、簡素な構成で簡易にコード
変換が可能なデータ再生部を有して回路全体を小規模に
構成し得るバイポーラ/ユニポーラ変換回路を提供する
ことにある。
bpsのバイポーラ符号信号である入力信号をRZ信号
に変換して出力するバイポーラ/RZ変換器と、RZ信
号及び所定のクロック信号の位相を比較して位相比較信
号を出力する位相比較器,該位相比較信号を濾波して電
圧制御信号を出力する濾波器,及び該電圧制御信号に応
じてユニポーラ符号信号である電圧制御発振クロック信
号を発振出力する電圧制御発振器を含むデジタルPLL
回路から成るクロック抽出器と、電圧制御発振クロック
信号に対して1/4の分周を行って分周クロック信号を
得る1/4分周器と、電圧制御発振クロック信号及び分
周クロック信号に応じてクロック信号を出力すると共
に、RZ信号及び該クロック信号に応じて出力信号を出
力するデータ再生部とを備え、更に、位相比較器は、所
定のクロック信号として分周クロック信号を用いるフリ
ップフロップであるバイポーラ/ユニポーラ変換回路が
得られる。
ニポーラ変換回路において、データ再生部は、電圧制御
発振クロック信号及び分周クロック信号のリタイミング
でクロック信号を生成するリタイミング器と、クロック
信号によりRZ信号におけるコードの所定ビット目を判
定してNRZ信号に符号変換することで出力信号を生成
するコード変換器とを備えたバイポーラ/ユニポーラ変
換回路が得られる。
ユニポーラ変換回路において、リタイミング器及びコー
ド変換器はフリップフロップであるバイポーラ/ユニポ
ーラ変換回路が得られる。
イポーラ/ユニポーラ変換回路について、図面を参照し
て詳細に説明する。
ラ/ユニポーラ変換回路の基本構成を示した簡易ブロッ
ク図である。
64Kbpsのバイポーラ符号信号である入力信号f0
をRZ信号f1 に変換して出力するバイポーラ/RZ変
換器1と、RZ信号f1 及び所定のクロック信号の位相
を比較して位相比較信号f21を出力するフリップフロッ
プ(FF)から成る位相比較器2a,この位相比較信号
f21を濾波して電圧制御信号f22を出力する濾波器とし
てのフィルタ2b,及びこの電圧制御信号f22に応じて
ユニポーラ符号信号である電圧制御発振クロック信号f
6 を発振出力する電圧制御発振器(VOC)2cを含む
デジタルPLL回路から成るクロック抽出器2と、電圧
制御発振クロック信号f6 に対して1/4の分周を行っ
て分周クロック信号f5 を得る1/4分周器4と、電圧
制御発振クロック信号(以下、VOCクロック信号とす
る)f6 及び分周クロック信号f5 のリタイミングでク
ロック信号f7 を生成するフリップフロップ(FF)か
ら成るリタイミング器3a,及びクロック信号f7 によ
りRZ信号f1 におけるコードの所定ビット目を判定し
てNRZ信号に符号変換するフリップフロップ(FF)
から成るコード変換器3bを含むデータ再生部3とを備
えて成っている。但し、位相比較器2aでは所定のクロ
ック信号として1/4分周器4により得られる分周クロ
ック信号f5 を用いるようになっている。
回路の各部における処理信号の波形を示したタイミング
チャートである。
は、バイポーラ/RZ変換器1において64Kbpsの
バイポーラ符号信号の入力信号f0 をRZ信号f1 に変
換出力する。クロック抽出器2においては、位相比較器
2aによりRZ信号f1 と電圧制御発振器(VOC)2
cから生成出力されたVOCクロック信号f6 に対して
1/4分周器4で1/4の分周を行った分周クロック信
号f5 とを位相比較して位相比較信号f21を出力する。
期を示すものとなっている。又、RZ信号f1 は周期が
一定ではないが、1コード毎に常に立ち上がりから始ま
る特色がある。そこで、位相比較器2aではフリップフ
ロップ(FF)によりそのコードの立ち上がりを検出
し、クロック成分の入力には分周クロック信号f5 を使
用し、データ成分の入力にはRZ信号f1 を使用するこ
とにより、1コード毎に位相を比較する。
比較信号f21をフィルタ2bにより平滑化した電圧制御
信号f22により発振周波数が制御される。これにより、
電圧制御発振器(VOC)2cは、64Kbpsの入力
信号f0 に同期した256Kbpsのユニポーラ符号信
号であるVOCクロック信号f6 を抽出できる。因み
に、このVOCクロック信号f6 は、データ再生部3に
おけるリタイミング器3aに入力される前に反転ゲート
により反転されて反転バーVOCクロック信号f6 とな
る。又、VOCクロック信号f6 を1/4に分周した分
周クロック信号f5 に関しても、データ再生部3におけ
るリタイミング器3aに入力される前に反転ゲートによ
り反転されて反転バー分周クロック信号f5 となる。
うにコード内の3ビット目が1であればそのコードを
0,1100のように0であればそのコードを1として
符号判定できる特色があるため、リタイミング器3aで
はビット同期がとれたVOCクロック信号f6 とコード
同期がとれた分周クロック信号f5 とにより3ビット目
を保持するためのクロック信号f7 を生成する。
よりコード内の3ビット目のみを判定し、1010であ
ればその1を0に,1100であればその0を1にして
NRZ信号に符号変換する処理を行う。これにより、出
力信号f4 におけるバイポーラ/ユニポーラ変換が行わ
れる。
のみを判定するものとして説明したが、これ以外のビッ
ト(例えばコード内の2ビット目)のみを判定するよう
にしても良い。
ーラ/ユニポーラ変換回路よれば、既存のクロック抽出
器及びデータ再生部の基本構成を改良し、クロック抽出
器は電圧制御発振を用いたフリップフロップによる位相
比較器を含むデジタルPLL回路から成る構成とし、デ
ータ再生部はクロック抽出器からのVOCクロック信号
及びそれを分周した分周クロック信号によりクロック信
号を得るフリップフロップによるリタイミング器と、こ
のクロック信号によりRZ信号をNRZ信号に符号変換
するフリップフロップによるコード変換器とから成る構
成としているので、クロック抽出器ではクロック抽出に
際して無調整化し得ると共に、データ再生部では簡素な
構成で簡易にコード変換が可能となるため、変換回路全
体が小規模で低コストで構成され得るようになる。
ラ変換回路の基本構成を示したブロック図である。
における処理信号の波形を示したタイミングチャートで
ある。
構成を示したブロック図である。
備えられるデータ再生部の細部構成を示したブロック図
である。
Claims (3)
- 【請求項1】 64Kbpsのバイポーラ符号信号であ
る入力信号をRZ信号に変換して出力するバイポーラ/
RZ変換器と、前記RZ信号及び所定のクロック信号の
位相を比較して位相比較信号を出力する位相比較器,該
位相比較信号を濾波して電圧制御信号を出力する濾波
器,及び該電圧制御信号に応じてユニポーラ符号信号で
ある電圧制御発振クロック信号を発振出力する電圧制御
発振器を含むデジタルPLL回路から成るクロック抽出
器と、前記電圧制御発振クロック信号に対して1/4の
分周を行って分周クロック信号を得る1/4分周器と、
前記電圧制御発振クロック信号及び前記分周クロック信
号に応じてクロック信号を出力すると共に、前記RZ信
号及び該クロック信号に応じて出力信号を出力するデー
タ再生部とを備え、更に、前記位相比較器は、前記所定
のクロック信号として前記分周クロック信号を用いるフ
リップフロップであることを特徴とするバイポーラ/ユ
ニポーラ変換回路。 - 【請求項2】 請求項1記載のバイポーラ/ユニポーラ
変換回路において、前記データ再生部は、前記電圧制御
発振クロック信号及び前記分周クロック信号のリタイミ
ングで前記クロック信号を生成するリタイミング器と、
前記クロック信号により前記RZ信号におけるコードの
所定ビット目を判定してNRZ信号に符号変換すること
で前記出力信号を生成するコード変換器とを備えたこと
を特徴とするバイポーラ/ユニポーラ変換回路。 - 【請求項3】 請求項2記載のバイポーラ/ユニポーラ
変換回路において、前記リタイミング器及び前記コード
変換器はフリップフロップであることを特徴とするバイ
ポーラ/ユニポーラ変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35038696A JP3528117B2 (ja) | 1996-12-27 | 1996-12-27 | バイポーラ/ユニポーラ変換回路 |
Applications Claiming Priority (1)
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JPH10190752A true JPH10190752A (ja) | 1998-07-21 |
JP3528117B2 JP3528117B2 (ja) | 2004-05-17 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP35038696A Expired - Fee Related JP3528117B2 (ja) | 1996-12-27 | 1996-12-27 | バイポーラ/ユニポーラ変換回路 |
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JP (1) | JP3528117B2 (ja) |
-
1996
- 1996-12-27 JP JP35038696A patent/JP3528117B2/ja not_active Expired - Fee Related
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