JPS61244125A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS61244125A JPS61244125A JP60085840A JP8584085A JPS61244125A JP S61244125 A JPS61244125 A JP S61244125A JP 60085840 A JP60085840 A JP 60085840A JP 8584085 A JP8584085 A JP 8584085A JP S61244125 A JPS61244125 A JP S61244125A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- voltage
- circuit
- signal
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は通信装置に更用するアナログ、ディジタル混在
形の位相同期回路に関する。
形の位相同期回路に関する。
従来、位相同期回路にはＰＬＬ回路を使用するアナログ
形位相同期回路と、ディジタル的に位相同期をとるディ
ジタル形位相同期回路がある。
形位相同期回路と、ディジタル的に位相同期をとるディ
ジタル形位相同期回路がある。
アナログ形位相同期回路は第５図に示すように、アナロ
グ形位相検出回路３１で入力信号と同期検出信号との位
相差に比例した電圧を発生し、その出力をループフィル
タ３２を介して電圧制御発振器３３へ供給する。電圧制
御発振器３３はループフィルタからの信号の電圧に応じ
同期検出信号の周波数を制御し、入力信号との位相同期
をとる。
グ形位相検出回路３１で入力信号と同期検出信号との位
相差に比例した電圧を発生し、その出力をループフィル
タ３２を介して電圧制御発振器３３へ供給する。電圧制
御発振器３３はループフィルタからの信号の電圧に応じ
同期検出信号の周波数を制御し、入力信号との位相同期
をとる。
一方、デジタル形位相同期回路は第６図に示すように、
ディジタル形位相検出回路４１が入力信号に対する同期
検出信号の位相の進み、遅れを表わす二値信号を発生し
、ディジタル積分回路４２で、位相検出回路４１で検出
される位相の進み、遅れた応じた積分出力を発生する。
ディジタル形位相検出回路４１が入力信号に対する同期
検出信号の位相の進み、遅れを表わす二値信号を発生し
、ディジタル積分回路４２で、位相検出回路４１で検出
される位相の進み、遅れた応じた積分出力を発生する。
パルス挿脱回路４４は局部発振器４３からのクロック信
号の挿説を、ディジタル積分回路４２からの信号すなわ
ち位相の遅れ、進みに応じて行い、分局回路４５へ出力
する。したがって分周回路４５から発生する同期検出信
号の位相が調整され入力信号との位相同期がとられる。
号の挿説を、ディジタル積分回路４２からの信号すなわ
ち位相の遅れ、進みに応じて行い、分局回路４５へ出力
する。したがって分周回路４５から発生する同期検出信
号の位相が調整され入力信号との位相同期がとられる。
一般に装置構成上、位相検出回路で入力信号に対する進
みまたは遅れの二値の位相情報しか得られない場合、原
則的にはディジタル形位相同期回路が使用される。しか
し、ディジタル形位相同期回路の場合には、第６図に示
すように出力信号の周波数に比較して数桁高い発振周波
数の局部発振器４３を必要とするため、高周波のクロッ
ク系には（資）用できない。
みまたは遅れの二値の位相情報しか得られない場合、原
則的にはディジタル形位相同期回路が使用される。しか
し、ディジタル形位相同期回路の場合には、第６図に示
すように出力信号の周波数に比較して数桁高い発振周波
数の局部発振器４３を必要とするため、高周波のクロッ
ク系には（資）用できない。
本発明の目的は、ディジタル形位相検出回路を使用し、
且つ高いクロック周波数成分をもつ入力信号の同期もと
れる位相同期回路を提供することにある。
且つ高いクロック周波数成分をもつ入力信号の同期もと
れる位相同期回路を提供することにある。
本発明は、位相の進みまたは遅れを検出するディジタル
位相検出回路と、この位相検出回路より送出される２厘
位相情報を積分するアップダウン計数回路と、通常時一
定電圧を出力し、前記アップダウン計数回路が位相進み
制御または位相遅れ制御信号を送出したときに一定時間
通常時より高い電圧または低い電圧を出力する電圧制御
回路と、電圧制御回路により周波数制御され、その出力
をディジタル位相検出回路およびその他の回路に送出す
る電圧制御発振器とにより構成されることを％微とする
位相同期回路により実現される。
位相検出回路と、この位相検出回路より送出される２厘
位相情報を積分するアップダウン計数回路と、通常時一
定電圧を出力し、前記アップダウン計数回路が位相進み
制御または位相遅れ制御信号を送出したときに一定時間
通常時より高い電圧または低い電圧を出力する電圧制御
回路と、電圧制御回路により周波数制御され、その出力
をディジタル位相検出回路およびその他の回路に送出す
る電圧制御発振器とにより構成されることを％微とする
位相同期回路により実現される。
つぎに本発明の実施例を図面を参照して説明する。
第１図および第２図はそれぞれ本発明の実施例およびそ
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
図において、各信号線の番号はそこに流れる信号も表わ
している。ディジタル位相検出回路（ＰＤ）１は電圧制
御発振器４の出力信号１２の立上り時点でディジタル入
力信号１１に対して位相が遅れている場合には、位相遅
れ情報パルス１３を出し、位相が進んでいる場合には、
位相進み情報パルス１４を出力する。
している。ディジタル位相検出回路（ＰＤ）１は電圧制
御発振器４の出力信号１２の立上り時点でディジタル入
力信号１１に対して位相が遅れている場合には、位相遅
れ情報パルス１３を出し、位相が進んでいる場合には、
位相進み情報パルス１４を出力する。
アップダウン計数回ｊ！（ＵＤＣ）２は１位相遅れ清報
パルス１３が印加された場合には内部状態を１だけ減算
１位相進み情報パルス１４が印加された場合には内部状
態を１だけ加算する。このとき、計数回路内部状態がア
ンダフローした場合は位相進み１ｌｔｌＪ ＃信号１５
、オーバ７０−した場合は位相遅れ制御信号１６を出力
する。したがってアップダウン計数回路２は位相情報を
積分する効果をもつ。
パルス１３が印加された場合には内部状態を１だけ減算
１位相進み情報パルス１４が印加された場合には内部状
態を１だけ加算する。このとき、計数回路内部状態がア
ンダフローした場合は位相進み１ｌｔｌＪ ＃信号１５
、オーバ７０−した場合は位相遅れ制御信号１６を出力
する。したがってアップダウン計数回路２は位相情報を
積分する効果をもつ。
電圧制御回路（ＶＣ）３は電圧制御発振器（ＶＣＯ）４
の出力周波数を制御する制御信号１７を出力する回路で
、通常は電圧制御発振器４の出力周波数がほぼ所要の周
波数（中心周波数）となるような一定電圧を出力するよ
う制御信号１７の電圧か調整されている。位相進み制御
信号１５が印加された場合、一定時間わずかに制御信号
１７の電圧を上昇させ、電圧制御発振器４の出力信号の
位相を進ませる。位相遅れ制＃信号１６が印加された場
合、一定時間わずかに制御信号１７の電圧を下降させ、
電圧制御発振器４の出力信号の位相を遅らせる。
の出力周波数を制御する制御信号１７を出力する回路で
、通常は電圧制御発振器４の出力周波数がほぼ所要の周
波数（中心周波数）となるような一定電圧を出力するよ
う制御信号１７の電圧か調整されている。位相進み制御
信号１５が印加された場合、一定時間わずかに制御信号
１７の電圧を上昇させ、電圧制御発振器４の出力信号の
位相を進ませる。位相遅れ制＃信号１６が印加された場
合、一定時間わずかに制御信号１７の電圧を下降させ、
電圧制御発振器４の出力信号の位相を遅らせる。
第３図および第４図は電圧制御回路３の実現回倒および
その動作を示すタイムチャートである。
その動作を示すタイムチャートである。
図において、モノマルチ回路２１は通常時″Ｏ”、モノ
マルチ回路２２は通常時″１′″を出力し、トランジス
タ２３はオフ、トランジスタ２４はオン状態となってい
る。位相遅れ制＃僅号１６が入力するとモノマルチ回路
２１は一定時間正のパルス２０３を出力し、その時間だ
けトランジスタ２３がオンとなり、電源Ｂの電圧は抵抗
２５および抵抗２６，２７．２８の並列回路に分圧され
る。抵抗２５．〜，２８の抵抗値がたとえばすべて同一
とすると、制御信号１７の電圧は通常時より低下する。
マルチ回路２２は通常時″１′″を出力し、トランジス
タ２３はオフ、トランジスタ２４はオン状態となってい
る。位相遅れ制＃僅号１６が入力するとモノマルチ回路
２１は一定時間正のパルス２０３を出力し、その時間だ
けトランジスタ２３がオンとなり、電源Ｂの電圧は抵抗
２５および抵抗２６，２７．２８の並列回路に分圧され
る。抵抗２５．〜，２８の抵抗値がたとえばすべて同一
とすると、制御信号１７の電圧は通常時より低下する。
逆にもし位相進み制御信号１５が入力するとモノマルチ
回路２２は一定時間の負のパルスを出力し、その時間だ
けトランジスタ２４がオフとなり、１ｔｆｌＪ呻信号１
７の電圧は通常時より上昇する。
回路２２は一定時間の負のパルスを出力し、その時間だ
けトランジスタ２４がオフとなり、１ｔｆｌＪ呻信号１
７の電圧は通常時より上昇する。
したがって制御信号１７により電圧制御発振器４の出力
信号の位相を制御すれば、その出力信号１２を入力信号
１１に位相同期させることができる。
信号の位相を制御すれば、その出力信号１２を入力信号
１１に位相同期させることができる。
本発明ではディジタル位相検出回路において高い周波数
の局部発振器を便用しない、アナログ・ディジタル混在
形の位相同期回路を構成することができる。
の局部発振器を便用しない、アナログ・ディジタル混在
形の位相同期回路を構成することができる。
従って高いクロック周波数成分を有する入力信号に対し
て適用が可能である。
て適用が可能である。
第１図は本発明の実施例を示すブロック図、第２図は第
１図は動作を示すタイムチャート、第３図は第１図に便
用する電圧制御回路の実現例を示す回路図、第４図はそ
の動作を示すタイムチャート、第５図は従来のアナログ
形位相同期回路のブロック図、第６図は従来のディジタ
ル形位相同期回路のブロック図である。 １・・・・・・ディジタル位相検出回路、２・・・・・
・アップダウン計数回路、３・・・・・・電圧制御回路
、４・・・・・・電圧ｔｉｌｌ ４発振器、１１・・・
・・・入力信号、１２・・・・・・出力信号、１３・・
・・・・位相遅れ情報パルス、１４・・・・・・位相進
み情報パルス、１５・・・・・・位相進み制御信号、１
６・・・・・・位相遅れ制御信号、１７・・・・・・制
御電圧。 第 ＩＷＪ 声 ２ 閃 竿 ３ 図 第 ４ 図
１図は動作を示すタイムチャート、第３図は第１図に便
用する電圧制御回路の実現例を示す回路図、第４図はそ
の動作を示すタイムチャート、第５図は従来のアナログ
形位相同期回路のブロック図、第６図は従来のディジタ
ル形位相同期回路のブロック図である。 １・・・・・・ディジタル位相検出回路、２・・・・・
・アップダウン計数回路、３・・・・・・電圧制御回路
、４・・・・・・電圧ｔｉｌｌ ４発振器、１１・・・
・・・入力信号、１２・・・・・・出力信号、１３・・
・・・・位相遅れ情報パルス、１４・・・・・・位相進
み情報パルス、１５・・・・・・位相進み制御信号、１
６・・・・・・位相遅れ制御信号、１７・・・・・・制
御電圧。 第 ＩＷＪ 声 ２ 閃 竿 ３ 図 第 ４ 図
Claims (1)
- 位相の進みまたは遅れを検出するディジタル位相検出回
路と、前記位相検出回路より送出される２値位相情報を
積分するアップダウン計数回路と、通常時一定電圧を出
力し、前記アップダウン計数回路が位相進み制御信号ま
たは位相遅れ制御信号を送出したときに一定時間前記通
常時より高い電圧または低い電圧を出力する電圧制御回
路と、前記電圧制御回路の出力電圧により周波数制御さ
れ、出力をディジタル位相検出回路およびその他の回路
に送出する電圧制御発振器とを含む位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085840A JPS61244125A (ja) | 1985-04-22 | 1985-04-22 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085840A JPS61244125A (ja) | 1985-04-22 | 1985-04-22 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61244125A true JPS61244125A (ja) | 1986-10-30 |
Family
ID=13870055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085840A Pending JPS61244125A (ja) | 1985-04-22 | 1985-04-22 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61244125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291524A (ja) * | 1988-05-18 | 1989-11-24 | Fujitsu Ltd | Ｐｌｌ回路 |
-
1985
- 1985-04-22 JP JP60085840A patent/JPS61244125A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291524A (ja) * | 1988-05-18 | 1989-11-24 | Fujitsu Ltd | Ｐｌｌ回路 |
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