CN103404031B - 锁相环控制电压确定 - Google Patents

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Abstract

提供用于确定电压控制振荡器的控制电压的方法和电路，其中具有锁相环的快速频率锁定，并且对于使用超低频率参考时的情况是有利的。方法和电路确定参考时钟信号与反馈时钟信号之间的当前误差，以及检查误差是否大于阈值，这检查是否设置了误差符号指示符，即，误差自反馈循环的启动以来已经改变符号；如果没有设置误差符号指示符，则电路使用当前误差en、当前控制电压un、前一误差en-1和前一控制电压un-1来确定除数kn；但是，如果设置了误差符号指示符，则使用电路在误差为负时的最近控制电压和误差的所存储值，以及使用在误差为正时的最近控制电压和误差的所存储值来确定除数kn；此外，方法和电路使用所确定误差除以除数kn来确定控制电压阶跃，以及使用当前控制电压un和所确定控制电压阶跃来确定新控制电压。

Description

锁相环控制电压确定
技术领域
本发明涉及用于确定锁相环的控制电压的方法和装置。
背景技术
在许多电子控制系统中，重要的是将两个不同信号彼此同步或耦合，例如，这在无线电、电信和计算机中受到关注，其中所关注的分别是稳定频率、恢复信号以及提供时钟定时信号。在这些应用中，所关注的是提供其相位和/或频率与参考信号匹配的输出信号。
在使用不同编码方案的电信技术中，重要的是使通信数据与解码器同步，以便提取有用数据。作为这个同步过程的组成部分的组件之一是锁相环(PLL)装置。
例如，在电信中，锁相环(PLL)用于生成时钟，这些时钟与PLL的反馈时钟信号相比与输入参考时钟信号具有固定相位/频率关系。典型PLL系统是将反馈时钟信号与参考时钟信号进行比较的负控制系统；例如PLL可包括相位频率检测器(PFD)，提供反馈时钟信号的在反馈通路中连接到PFD的电压控制振荡器(VCO)。PFD接收参考和反馈时钟信号，并且检测输入参考时钟与参考时钟之间的频率和相位误差。PLL生成误差信号，该误差信号将用于调整VCO，使得输出/反馈时钟的相位/频率将与参考时钟相同或者在适当范围之内，这则被说成是锁定到参考时钟，即，反馈与参考时钟之间的误差基本上为零。PLL可在第一迭代中来锁定，或者可在反馈时钟信号适当接近参考信号之前要求多次迭代，以便确定为被锁定。相位是频率的衍生，表示两者之间存在直接关系。
基于电荷泵的锁相环解决方案例如在“Charge-PumpPhase-LockLoops”(IEEETransactionsonCommunications，vol.com-28，no.11，1980年11月)中描述，以及锁相环的一般描述可见于“Phase-LockedLoops:AControlCentricTutorial”(Proceddingsofthe2002ACC)。这些文献可提供对PLL电路及其应用的基本了解。
给定恒定环路增益，PLL锁定时间与参考时钟的频率相关。对于典型PLL，参考时钟的频率越低，则收敛速度越低。因此，典型PLL对于超低频率时钟、例如每秒1脉冲信号(1PPS信号)不是有效的，即，它将在输出/反馈时钟锁定到参考时钟之前花费较长时间。
发明内容
因此，一个目的是提供一种可与超低频率时钟配合使用的快速收敛锁相环(PLL)。这在多个方面来提供，其中第一方面是一种用于确定包括反馈时钟的锁相环装置中的控制电压的方法。该方法包括确定参考时钟信号与反馈时钟信号之间的当前误差。该方法还包括检查所确定误差是否大于阈值。如果所确定误差大于阈值，则该方法还包括：检查指示误差在自反馈过程启动以来的某个时间是否已经变换符号的误差符号指示符。
如果当前误差首次从前一误差变换符号，则将设置误差符号指示符、例如十字标志(标志CF)。以及标志CF将其值保持到反馈过程停止。
如果确定没有设置误差符号指示符，则使用当前误差en、当前控制电压un、前一误差en-1和前一控制电压un-1来确定除数kn。
但是，如果确定设置了误差符号指示符，则使用在误差的符号为负时的最近控制电压和最近所确定误差的所存储值，以及使用在误差的符号为正时的最近控制电压和最近所确定误差的所存储值来确定除数kn。
此外，该方法包括使用所确定误差除以除数kn来确定控制电压阶跃，以及使用当前控制电压un和所确定控制电压阶跃来确定新控制电压un+1。
本发明的另一方面提供一种锁相环电路(PLL)。该PLL包括接收参考时钟信号和反馈时钟信号的频率检测器(FD)。PFD设置成输出相对于参考时钟与反馈时钟信号之间的频率差的误差信号。该PLL还包括接收误差信号并且又向电压控制振荡器(VCO)输出控制电压的控制电压计算器。VCO又设置成生成送往频率检测器的反馈信号以及在任何应用中、例如连接到PLL的解码器电路中使用的输出时钟信号。控制电压计算器设置成确定参考时钟信号与反馈时钟信号之间的当前误差，并且检查所确定当前误差是否大于阈值。如果所确定当前误差大于阈值，则控制电压计算器检查是否设置了误差符号指示符。如果没有设置误差符号指示符，则控制电压计算器使用当前误差en、当前控制电压un、前一误差en-1和前一控制电压un-1来确定除数kn。如果设置了误差符号指示符，则控制电压计算器使用在误差符号为负时的最近控制电压UL和对应误差EL，以及使用在误差符号为正时的最近控制电压UR和对应误差ER来确定除数kn。此外，控制电压计算器设置成使用所确定误差除以除数kn来确定控制电压阶跃，并且使用当前控制电压un和所确定控制电压阶跃来确定新控制电压。
该电路还可包括控制电压转换器，该控制电压转换器用于把来自控制电压计算器的控制电压转换成控制电压控制振荡器的模拟电信号。
当误差对控制电压是相对线性时，并且当参考信号是超低频率信号时，有利地使用上述方面，因为方法和电路提供反馈时钟信号到参考时钟信号的改进收敛。
附图说明
下面参照附图所示的示范实施例以非限制性方式更详细描述本发明，附图包括：
图1示意示出按照本发明的装置；
图2示意示出按照本发明的方法；以及
图3示意示出按照本发明的装置。
具体实施方式
图1中，参考标号100一般表示按照本发明的锁相环(PLL)电路。该PLL包括接收参考时钟信号102并且接收反馈时钟信号111的频率检测器(FD)101。频率检测器向又与数模转换器104连接108的控制电压计算器103(CTRLVolt.Calc.)输出107误差信号。转换器104又可连接109到环路滤波器105，环路滤波器105可设置在转换器104与电压控制振荡器106(VCO)之间。VCO例如可以是电压控制晶体振荡器或LC类型振荡器。VCO又连接到频率检测器并且向FD101输出反馈时钟信号111，以及环路如图1所示来形成。应当注意，环路滤波器105可位于控制电压计算器与转换器之间。还应当注意，转换器104在一些情况下可以是可选的。还应当注意，频率检测器101可以是相位频率检测器。参考时钟信号可具有任何频率，包括但不限于超低频率信号。
频率检测器设置成检测参考时钟信号与VCO生成反馈时钟信号之间的频率差。如下面将详细例示，从参考时钟信号和反馈时钟信号来对频率取样。控制电压计算器确定两个频率之间的误差，并且确定用于控制VCO的控制电压电平，以便把来自生成反馈时钟信号的VCO的输出的频率或相位改变成更好地跟随参考时钟信号。优选地，控制电压计算器工作在数字域以及VCO工作在模拟域，这意味着，控制电压转换器将数字控制电压信号转换成模拟信号。此外，环路滤波器可以是低通滤波器或者增益滤波器，它可用于确定PLL电路的时间特性，通过去除诸如纹波等的寄生信号来提供稳定性。VCO输出已知幅度和形式的反馈信号，其中频率通过控制电压来确定。这个反馈信号由频率检测器以及在一个应用、例如通信信号解码器(未示出)中来使用。该过程迭代且连续地进行操作。
当频率误差对控制电压是相对线性时，有可能快速计算最终控制电压，在此控制电压下，误差基本上为零。使用二分搜索类型算法，控制电压快速确定为最终控制电压。在计算的每次迭代中，将计算控制电压与误差之间的增益，以及基于所计算增益，将计算具有基本上零误差的下一个估计控制电压。
使用控制电压与参考时钟信号和反馈时钟信号间的误差之间的线性关系的原理的理论基础可如下所示：VCO信号（例如频率）对控制电压的典型函数是单调递增函数并且是基本上线性定向的。线性行为可示为
其中，fc是标称频率，uc是与标称频率对应的控制电压，f是在某个控制电压u下的频率，以及k是常数。假定参考时钟信号是fr，参考时钟与反馈时钟信号之间的频率误差Δf是：
理想地，频率误差对控制电压是线性的。在这种解决方案中，有利的是，频率检测器将具有某个增益kf的频率误差e、即参考与反馈时钟信号之间的差检测为：
例示用于确定控制电压的计算，其中使用参考与反馈时钟信号之间的频率差：假定在系统的初始化之后，VCO的控制电压停留在u0，以及对应频率误差e0<0，即，参考时钟的频率大于环回时钟的频率。系统则选择某个电压阶跃d>0(或者如果e0>0，则d<0)来改变当前电压设定，即，通过将电压阶跃加入当前电压来令新电压被设置：u1=u0+d。同时，设置“十字标志”以指示控制电压是否变得足够大以使频率误差大于零，即，参考时钟的频率小于反馈时钟的频率。下面将在计算新控制电压中使用下列参数：
en是当前频率误差
un是当前控制电压
en-1是前一频率误差
un-1是前一控制电压
UL是在误差为负时的最近控制电压；
UR是在误差为正时的最近控制电压；
EL是在误差为负时的最近频率误差；
ER是在误差为正时的最近频率误差；以及
CF或十字标志是误差符号指示符，用于指示与开始反馈循环时的起始情况相比，误差是否已经变换符号，即，从正转移到负或者反之。
“前一”表示误差和控制电压的当前值之前在时间上最接近确定的（即紧接在计算的当前迭代前的迭代中取样）的值。
则对于任何给定阶跃n>0，
如果频率误差en<0并且|en|小于预定义阈值或者与其相同(取决于配置)，则反馈信号的频率不需要改变，并且因而控制电压不需要改变，而是对于这个迭代保持在其当前值，即，un+1=un。否则，如果频率误差小于零，即，en<0，并且|en|大于预定义阈值或者与其相同(取决于配置)，以及如果CF=0：
则设置下列参数
以及计算下列参数
否则，如果CF=1
则设置下列参数
以及计算下列参数
如果en>0并且en小于预定义阈值，则反馈信号的频率不需要改变，并且因而控制电压对于这次迭代保持在其当前值，即，un+1=un。但是，如果en>0并且en大于预定义阈值，则令下列参数设置为
以及计算下列参数
新控制电压un+1经由转换器和环路滤波器–取决于PLL的配置–从控制电压计算器输出给VCO。
上述计算优选地在数字信号域进行，以及由于控制电压也表示为来自控制电压计算器的数字值，所以需要控制电压转换器将数字控制电压转换成模拟控制电压以用于控制VCO。例如，转换器可以是数模转换器DAC。
计算在由PLL所操作的方法中执行。该方法可如图2所示，图2示意示出操作步骤。参考时钟和反馈时钟信号的频率被检测201或者提供给控制电压计算器，以供确定频率之间的误差。参考和反馈时钟信号的频率用于确定202信号之间的差/误差，以及比较203频率误差以确定误差是否低于预定义阈值：如果误差低于阈值或者与其相同(取决于配置)，则不需要控制电压的调整205；但是，如果误差大于阈值，则要确定新控制电压。应当注意，当前误差可作为若干误差测量的平均来取样。
控制电压计算器确定反馈时钟信号的频率是大于还是小于参考时钟信号，并且这可与前一结果进行比较206，以便查看误差是否已经改变符号，即，将它与指示紧接在误差的当前确定之前所执行的误差的确定的所存储值进行比较。取决于207、212这个符号比较的结果，不同方法可用于确定新控制电压。两个不同路线208、213是相似的，但是在计算除数kn中使用不同参数来确定上述实际控制电压。当确定除数时，可确定209电压阶跃，以及最后可确定210新控制电压。
更一般来说，这可在描述两个不同起始位置的表1和2中概括，其中第一行表示在确定当前误差之后的当前配置，第二、第三和第四行示出如上所述相应地设置多个参数，以及第五和第六行是将要执行以便确定新控制电压的计算。
在初始化期间，设置下列参数UL=EL=UR=ER=0，CF=0
表1中，假定在确定当前误差之前，开始于频率误差e小于零，即，e<0，以及选择适当阶跃d>0，令u1=u0+d，则对于n>1，新控制电压可计算如下：
表1
但是，如表2所示，如果在确定当前误差之前，初始频率误差e大于零，即，e>0，并且该方法选择适当阶跃d<0，令u1=u0+d，则对于n>1，新控制电压可计算如下：
表2
该方法具有快速收敛特性。由于FD量化频率误差，所以调整的精度主要取决于PFD所引入的量化误差。因此，在量化误差高于某个等级的一些配置中，这种方法可用作PLL的粗略频率调整，以及为了取得时钟的更好质量(例如更低抖动和更低相位噪声等)，在粗略调整之后可利用细微频率调整。
控制电压计算器300的一个实施例在图3中示出，并且包括至少一个处理单元301、至少一个计算机可读存储单元302、至少一个输入单元303和至少一个输出单元304。处理单元设置成例如通过软件或硬件指令集来执行控制电压计算器的操作。处理单元例如可包括微处理器、数字信号处理器(DSP)或者专用集成电路(ASIC)。此外，存储单元可包括由处理单元用于存储指令集和/或计算期间以及迭代之间的中间数据的非易失性存储器和/或易失性存储器。输入单元303配置成接收来自PFD的误差信号，以及控制电压信号通过输出单元304输出。控制电压计算器的其它实施例可包括例如门阵列中或者例如具有“与”/“与非”组件的分立组件中的门逻辑电路。
按照本发明的方法和电路提供快速收敛，并且因而设置成接收超低频率参考信号，但仍然在可接受时间之内提供锁定PLL。
应当注意，词语“包括”并不排除除了所列示之外的其它元件或步骤的存在，并且元件前面的词语“一”、“一个”并不排除多个这类元件的存在。还应当注意，任何参考标号并不是限制权利要求书的范围，本发明可至少部分通过硬件和/或软件来实现，并且若干“部件”或“单元”可由同一个硬件来表示。
以上提及和描述的实施例仅作为示例给出，而不应当是对本发明进行限制。以下所述专利权利要求书中要求保护的本发明的范围之内的其它解决方案、使用、目的和功能应当是本领域的技术人员显而易见的。
缩写词
PLL锁相环
FD频率检测器
DAC数模转换器
VCO电压控制振荡器。

Claims (12)

1.一种用于确定包括反馈时钟的锁相环电路中的控制电压的方法，包括：
-得到(202)参考时钟信号与反馈时钟信号之间的当前误差en；
-比较(203)所述当前误差是否大于阈值，以及如果是的话，则：
i.检查(206)是否设置误差符号指示符以指示所述误差已经改变符号：
1.如果所述误差符号指示符指示所述符号尚未改变，则使用所述当前误差en、当前控制电压un、前一误差en-1和前一控制电压un-1来确定(208)除数kn；
2.如果所述误差符号指示符指示所述符号已经改变，则使用在所述误差的符号为负时的最近控制电压和最近所确定误差的所存储值，以及使用在所述误差的符号为正时的最近控制电压和最近所确定误差的所存储值来确定(213)除数kn；
ii.使用所述当前误差除以所述除数kn来确定(209，214)控制电压阶跃；以及
iii.使用所述当前控制电压un和所述所确定控制电压阶跃来确定(210，215)新控制电压un+1。
2.如权利要求1所述的方法，还包括在所述当前误差已经改变符号时设置误差符号指示符以指示所述误差已经改变符号。
3.如以上权利要求中的任一项所述的方法，还包括确定(203)所述当前误差是否低于阈值，以及如果是的话，则将所述反馈时钟的控制电压设置成与前一控制电压相同。
4.如权利要求1－2中的任一项所述的方法，还包括存储具有与所述前一误差相关的信息的记录，其中所述信息包括当所述误差为正时的所述最近误差ER、当所述误差为负时的所述最近频率误差EL、当所述误差为正时的所述最近控制电压UR、当所述误差为负时的所述最近控制电压UL、前一误差en-1和前一控制电压un-1。
5.如权利要求1－2中的任一项所述的方法，其中，当所述误差符号指示符没有指示任何误差符号改变时确定所述除数包括使用包含当前误差en减去前一误差en-1的被除数以及使用包含当前控制电压un减去前一控制电压un-1的除数来形成商kn。
6.如权利要求1至2中的任一项所述的方法，其中，当所述误差符号指示符指示误差符号改变时确定所述除数包括使用包含所述误差的符号为正时的最近误差ER减去所述误差的符号为负时的最近所确定误差EL的被除数以及使用包含所述误差的符号为正时的最近控制电压UR减去所述误差的符号为负时的最近所确定控制电压UL的除数来形成商kn。
7.如权利要求1－2中的任一项所述的方法，其中，确定所述新控制电压un+1包括从所述当前控制电压un中减去通过所述当前误差en除以所述除数kn所形成的所述所确定电压阶跃。
8.如权利要求1－2中的任一项所述的方法，其中，所述方法在数字信号域中执行。
9.一种锁相环电路(100)PLL，包括：
-频率检测器(101)，接收参考时钟信号(102)和反馈时钟信号(111)，并且输出与所述参考和反馈时钟信号之间的频率差相关的误差信号(107)；
-电压控制振荡器(106)；
-控制电压计算器(103，300)，接收所述误差信号(107)，并且向所述电压控制振荡器(106)输出控制电压信号(108)，所述电压控制振荡器(106)又生成送往所述频率检测器的反馈信号(111)；
其中所述控制电压计算器(103，300)设置成
-得到(202)所述参考时钟信号与所述反馈时钟信号之间的当前误差en；
-比较(203)所述当前误差是否大于阈值，以及如果是的话，则：
i.检查(206)是否设置误差符号指示符以指示所述误差已经改变符号：
1.如果误差符号指示符指示所述符号尚未改变，则使用所述当前误差en、当前控制电压un、前一误差en-1和前一控制电压un-1来确定(208)除数kn；
2.如果误差符号指示符指示所述符号已经改变，则使用在所述误差的符号为负时的最近控制电压和最近所确定误差的所存储值，以及使用在所述误差的符号为正时的最近控制电压和最近所确定误差的所存储值来确定(213)除数kn；
ii.使用所述当前误差除以所述除数kn来确定(209，214)控制电压阶跃；以及
iii.使用所述当前控制电压un和所述所确定控制电压阶跃来确定(210，215)新控制电压un+1。
10.如权利要求9所述的电路，还包括控制电压转换器(104)，所述控制电压转换器(104)用于把来自所述控制电压计算器的控制电压转换成控制所述电压控制振荡器的模拟电信号。
11.如权利要求10所述的电路，还包括滤波器(105)，所述滤波器(105)在所述电压控制振荡器之前对于来自所述转换器的电信号进行滤波。
12.如权利要求9-11中的任一项所述的电路，其中，所述电路设置成接收超低频率参考时钟。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016153653A1 (en) * 2015-03-23 2016-09-29 Microsemi SoC Corporation Hybrid phase locked loop having wide locking range
US10181856B2 (en) * 2016-12-30 2019-01-15 Intel IP Corporation Digital phase locked loop frequency estimation
US20190227119A1 (en) * 2018-01-25 2019-07-25 Fei Company System and method of preparing integrated circuits for backside probing using charged particle beams

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272729A (en) * 1979-05-10 1981-06-09 Harris Corporation Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation
CN1377156A (zh) * 2001-11-15 2002-10-30 东方通信股份有限公司 数字通信设备中时钟输出信号的同步处理方法
CN101594144A (zh) * 2008-05-26 2009-12-02 联发科技股份有限公司 锁相环路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5486792A (en) * 1995-03-06 1996-01-23 Motorola, Inc. Method and apparatus for calculating a divider in a digital phase lock loop
JP3080146B2 (ja) * 1996-08-26 2000-08-21 日本電気株式会社 自動ロック回路
US6084448A (en) * 1998-06-17 2000-07-04 Ericsson Inc. Adaptive divider control for a phase lock loop circuit
CN100361109C (zh) * 2001-08-29 2008-01-09 模拟设备公司 通用串行端口体系结构和系统
TWI285999B (en) * 2002-06-17 2007-08-21 Realtek Semiconductor Corp Framework of phase-locked loop capable of avoiding from frequency drifting and jiggling, and its method
DE10354522B4 (de) * 2003-11-14 2006-10-26 Atmel Germany Gmbh Verfahren und Schaltung zur Erzeugung einer Steuerspannung für einen spannungsgesteuerten Oszillator
EP1884031A4 (en) * 2005-05-25 2014-01-22 Broadcom Corp PLL WITH PHASE CONTROL AND RESYNCHRONIZATION
US7271666B1 (en) 2005-09-22 2007-09-18 Cirrus Logic, Inc. Method and apparatus for canceling jitter in a fractional-N phase-lock loop (PLL)
US7332973B2 (en) * 2005-11-02 2008-02-19 Skyworks Solutions, Inc. Circuit and method for digital phase-frequency error detection
CN100466475C (zh) * 2006-06-01 2009-03-04 张海清 锁相环频率合成器开关电容的自动调节方法及电路
US7649421B2 (en) * 2007-06-19 2010-01-19 Harris Stratex Networks Operating Corporation Quality of phase lock and loss of lock detector
US8090068B2 (en) * 2008-04-22 2012-01-03 Qualcomm, Incorporated System and method of calibrating power-on gating window for a time-to-digital converter (TDC) of a digital phase locked loop (DPLL)

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272729A (en) * 1979-05-10 1981-06-09 Harris Corporation Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation
CN1377156A (zh) * 2001-11-15 2002-10-30 东方通信股份有限公司 数字通信设备中时钟输出信号的同步处理方法
CN101594144A (zh) * 2008-05-26 2009-12-02 联发科技股份有限公司 锁相环路

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