JP5793213B2 - 同期化手段を備えた位相ロックループデバイス - Google Patents

Description

本発明は、同期化手段が備えられた位相ロックループ（ＰＬＬ）デバイスに関する。また、それはこのようなＰＬＬデバイスを動作させるための方法、およびいつくかのこのようなＰＬＬデバイスを同時に動作させるための方法に関する。

多くの電気回路または集積化電子回路は、周波数合成器としてＰＬＬデバイスを含む。図１は、本発明の前に知られているこのようなＰＬＬデバイスのブロック図である。ＰＬＬデバイスは、
− ＰＨＡＳＥ＿ＣＯＭＰで示され、場合によりチャージポンプを備える位相比較器１であって、Ｆ_ＲＥＦで示される基準周波数で反復される基準サイクルからなる基準信号を受け取るように意図された第１の比較器入力１ａ、周波数変換信号を受け取る第２の比較器入力１ｂ、および、基準信号と周波数変換信号との間に存在する位相時間ずれを表すエラー信号を生成するように適合される比較器出力１ｃを備える、位相比較器１と、
− 比較器出力１ｃに接続されるフィルタ入力２ａを備え、エラー信号の時間フィルタリングに基づいて制御電圧をフィルタ出力２ｂで生成するのに適したループフィルタ２と、
− 電圧制御発振器（ＶＣＯ）モジュール３であって、フィルタ出力２ｂに接続された制御入力３ａ、およびＦ_ＶＣＯで示され制御電圧に応じて変化するＶＣＯ周波数を有するＶＣＯ信号を生成するためのＶＣＯ出力３ｃを有する、電圧制御発振器（ＶＣＯ）モジュール３と、
− Ｆ＿ＤＩＶＩＤＥＲで示され、分周器入力４ａでＶＣＯ出力３ｃに接続され、ＶＣＯ信号に基づいて周波数変換信号を分周器出力４ｃで生成するように適合された周波数分周器４であって、この分周器出力４ｃが第２の比較器入力１ｂに接続されている、周波数分周器４と
を含む。

基準信号は、ＲＥＦ＿ＣＬＯＣＫで示される任意の基準クロックモジュール１０によって供給することができる。基準クロックモジュール１０は、ＰＬＬデバイスと同じ集積回路チップの中に含めることができ、あるいはこのようなチップの外部に含めることができる。

位相比較器１およびループフィルタ２は、知られている任意のタイプ、アナログでもディジタルでもよい。具体的には、アナログ実装の場合、位相比較器１は、下流側でチャージポンプと組み合わせられる位相周波数検出器から構成するようにしてもよい。ディジタル実装のループフィルタ２の場合、この後者は、ＶＣＯモジュール３の制御入力３ａに供給される制御電圧が、アナログ実装のループフィルタ２と同様に、アナログ直流信号に常になるよう、ディジタル／アナログ変換器を含むことができる。

ＶＣＯモジュール３はまた、周波数範囲選択が提供される非制限のＶＣＯモジュールを含む、知られている任意のタイプであってもよい。このようなＶＣＯモジュールは通常、ＶＣＯモジュール３の追加入力３ｂに供給されるディジタル語によって選択されるキャパシタンス値を生成するコンデンサバンク（図示せず）を備える。この方法でキャパシタンス値を選択することにより、Ｖ_ｔｕｎｅで示される制御電圧が制御入力３ａで変化する場合、Ｆ_ＶＣＯ周波数を、狭められた周波数範囲内で制限的に変化させる。したがって、周波数範囲は追加入力３ｂに供給されるディジタル語によって選択され、また、Ｆ_ＶＣＯ周波数の値はＶ_ｔｕｎｅ電圧を調整することによりこの周波数範囲内で制御される。Ｆ_ＶＣＯ周波数範囲のこのような選択は一般に、ＶＣＯキャブレーションと呼ばれており、ディジタル語を選択するための専用ユニット３０を使用して実施することができる。

周波数変換信号はＦ変換信号で示される。それは、Ｆ変換信号が分周比値Ｎで分周されたＦ_ＶＣＯ周波数と等しい合成された周波数Ｆ_ＤＩＶを有するよう、分周器入力４ａで受け取られるＶＣＯ信号から周波数分周器４によって生成される。実際、Ｎ値は場合により非整数であるため、周波数分周器４には分周比Ｎとして瞬時値が適切に供給され、したがって合成された周波数Ｆ_ＤＩＶの時間平均は、Ｎで分周されたＦ_ＶＣＯ周波数の結果と整合する。知られている方法では、分周比として使用される瞬時値は、Ｎの整数部分と、Ｎの端数部分に対応する変調シーケンスとを結合することによって生成することができる。変調シーケンスは、補間器４１、例えばシグマ／デルタ変調器によって生成し、かつ、結合器４０を使用して整数部分と結合することができる。結合器４０の出力は、分周比の瞬時値を受け取るために専用化される追加分周器入力４ｂに接続することができる。

位相比較器１、ループフィルタ２、ＶＣＯモジュール３および分周器４はＰＬＬループを形成する。周知のＰＬＬ動作によれば、電圧Ｖ_ｔｕｎｅはエラー信号の時間フィルタリングによって得られ、Ｆ変換信号はＶＣＯ信号の周波数Ｆ_ＶＣＯのＮ分周によって得られ、また、Ｆ変換信号は基準信号と位相が整合している。知られている方法でも、Ｆ変換信号の周波数Ｆ_ＤＩＶが基準周波数Ｆ_ＲＥＦのすぐ近くにあるかを示すために、ロック状態を連続的に試験するロック検出器（図示せず）によってＰＬＬデバイスのこのような動作を監視することができる。このような動作は一般に、合致したロック状態をもたらすロック取得ステップと呼ばれる。ロック状態が合致すると、ＶＣＯ信号は、Ｆ_ＶＣＯ≒Ｆ_ＲＥＦ×Ｎの式に従って、基準信号に対して周波数が高くなる。これは、ＰＬＬデバイスのロックされた動作であり、ＰＬＬデバイスの多くの用途に対してロック取得ステップの継続期間を短縮することが重要な問題である。

ＶＣＯ較正が適切に実施されると、範囲の長さが短縮されたＦ_ＶＣＯ周波数範囲の適切な選択により、周波数Ｆ_ＤＩＶおよびＦ_ＲＥＦの両方が互いに接近する。しかしながらＦ変換信号と基準信号の間に存在する位相時間ずれは、その時点では非制御である。実際、追加分周器入力４ｂに供給される変調シーケンスは、それぞれＦ変換信号の位相と基準信号の位相の間に存在する時間ずれに対する目標値を考慮して生成される。この目標値は位相パラメータと呼ばれており、図にはＰＨＡＳＥで示される。次に、ロック取得ステップにより、Ｆ変換信号の周波数Ｆ_ＤＩＶがわずかに高くなるか、あるいは低くなり、したがってＦ変換信号の位相と基準信号の位相の間に実際に存在する時間ずれが位相パラメータ値に向かって次第に収斂する。

しかし、ＰＬＬループ動作に影響を及ぼす可能性のある雑音を小さくするために、ロック取得ステップの間有効であるオープンＰＬＬループのゲイン値は、小さくなるように選択され、場合によっては極めて小さくなるように選択される。ゲイン値は、Ｆ変換信号のＦ_ＤＩＶ周波数の変化とＶ_ｔｕｎｅ電圧の変化の間の比であり、Ｆ_ＤＩＶ変化を生成する。それは、位相パラメータ値に整合するために、場合によってはロック取得ステップ中の多くの時間をＦ変換信号の位相と基準信号の位相の間に実際に存在する時間ずれのために必要とする小さいゲイン値によって生じる。

したがって本発明の第１の目的は、それが失われた後に動作を開始し、またはロック状態を回復するＰＬＬデバイスのための、ロック状態が合致するまでの継続期間、いわゆるロック時間を短縮することにある。ロック時間短縮のこの第１の目的は特に、値が小さいオープンＰＬＬループゲインで動作されるＰＬＬデバイスに適用される。

本発明の第２の目的は、１つの同じ基準信号から複数のＰＬＬデバイスを同時に動作させる一方、所望の時間ずれがＰＬＬデバイスの個々のＦ変換信号間に実際に存在することを保証することに関している。

これらの目的または他の目的のうちの少なくとも１つに合致するために、本発明の第１の態様は上記で説明したとおりであるが、さらに以下を備えるＰＬＬデバイスを提案する。
− 周波数分周器の動作の停止を制御し、それによりこの停止が周波数変換信号の１サイクルの中で生じる信号遷移によってトリガされるように構成され、また周波数分周器の動作を再び開始することを可能にし、それにより周波数変換信号が、動作再開時に、周波数分周器の動作の停止後、基準サイクルの１つ後の反復で生じる信号遷移によってトリガされるように構成されている、同期化手段。

したがって基準信号に対する周波数変換信号の同期化は、ＶＣＯ周波数の分周を一時的に停止することによって得られる。それは、周波数分周器内でも両方の信号間の位相時間ずれに対する目標値の保証と両立する。

このような同期化は、周波数変換信号の位相と基準信号の位相との間に実際に存在する時間ずれが周波数分周器の動作再開時における目標値と整合することを保証するため、単に位相パラメータを整合させるためにＶＣＯ信号の周波数を高く、または低くする必要は全くない。このような同期化がロック取得ステップ中に実施され、好ましくはこのステップの開始時に実施される場合、ＰＬＬデバイスのロック時間が短縮される。これは特に、ＰＬＬデバイスが小さい値のオープンＰＬＬループゲインで動作している場合に利点がり、ゲイン値自体が小さいため、ＰＬＬループ内における低雑音レベルを維持しつつ時間ロックを著しく短縮することができる。

本発明の好ましい実施形態では、同期化手段は、基準サイクルの少なくとも２つの反復が、周波数分周器の動作の停止と、動作再開時に周波数変換信号をトリガする後の基準サイクル反復との間で経過するよう、周波数分周器が動作を再び開始するように適合させることができる。これは、周波数変換信号が次に基準信号と同期化されるため、周波数分周器の再開後のＰＬＬの動作にサイクルスリップが生じないことを保証する。好ましいことに、同期化手段は、２つの基準サイクル反復のみが、周波数分周器の動作の停止と、周波数分周器の動作再開時に周波数変換信号をトリガする後の基準サイクル反復との間で経過するように設計することができる。この方法で同期化はより高速である。

可能な発明実施形態では、同期化手段は、下記の１つを有するが、限定的な構成ではない。
− それらは、ＶＣＯ出力から分周器入力へのＶＣＯ信号の伝送をスイッチオフするように構成することができる、
− 周波数分周器がＶＣＯ信号中で連続的に生じるサイクルの計数を実施する場合、同期化手段は、周波数分周器の動作の停止と再開との間の計数を保留するように構成することができる、または
− 周波数分周器がＶＣＯ信号中で生じる連続サイクルに基づいてダウンカウントを生成する場合、同期化手段は、周波数分周器の動作の停止と再開との間のダウンカウントをリセットするように構成することができる。

本発明のＰＬＬデバイスの特定の実施形態では、同期化手段は少なくとも、
− 周波数変換信号を受け取るために接続された同期化入力、上位レベル電圧端子に接続されたデータ入力、および出力を有する第１のＤフリップフロップと、
− 基準信号を受け取るために接続された同期化入力、第１のＤフリップフロップの出力に接続されたデータ入力、および出力を有する第２のＤフリップフロップと、
− 第１のＤフリップフロップの出力に接続された第１の入力、および第２のＤフリップフロップの出力から少なくとも部分的に引き出されるバイナリ値を受け取るために接続された第２の入力を有する結合手段であって、結合手段は、停止制御遷移および次に再開制御遷移を含む結合信号を生成するように適合され、停止制御遷移が第１のＤフリップフロップの出力に生じるバイナリ値遷移に対応し、再開制御遷移が第２のＤフリップフロップの出力から少なくとも部分的に引き出されるバイナリ値の遷移に対応する、結合手段と
を備えることができる。

次に同期化手段は、出力部で、結合信号が周波数分周器の動作の停止および再開を制御するように構成される。

場合により、同期化手段はさらに、第１のＤフリップフロップおよび第２のＤフリップフロップに加えて、
− 少なくとも１つの追加Ｄフリップフロップを有するチェーンであって、各々は、基準信号を受け取るために接続された個々の同期化入力、チェーン内の前段の追加のＤフリップフロップの出力に接続された個々のデータ入力、第２のＤフリップフロップの出力に接続されたチェーン内の第１の追加のＤフリップフロップのデータ入力、および、チェーン内の最後の追加Ｄフリップフロップの出力に接続された結合手段の第２の入力を有し、したがって結合手段のこの第２の入力によって受け取られるバイナリ値は、最後の追加Ｄフリップフロップの出力から少なくとも部分的に引き出される、チェーン
を備えることができる。

したがって結合信号の再開制御遷移は、チェーン内の最後のＤフリップフロップの出力で生じるバイナリ値遷移に対応する。

このようなチェーンは、周波数分周器の動作が停止した後に、基準信号中の第（Ｘ＋１）番目のサイクル反復の立ち上がりエッジが生じると周波数分周器の動作の再開をもたらし、ここでＸはチェーン内のＤフリップフロップの数であり、１より大きい。

本発明の第２の態様は、第１の発明態様によるＰＬＬデバイスを動作させるための方法であって、ロックされた動作を短縮されたロック時間で得るための方法に関している。このような方法は、／Ｓ１／から／Ｓ３／の順に実施される以下のステップを含む。

／Ｓ１／ＶＣＯキャブレーションステップであって、ＶＣＯモジュールのための周波数範囲が選択され、選択される周波数範囲は、周波数分周器内で実施される基準周波数と周波数分周比の積を含む、ステップと、次いで、
／Ｓ２／同期化ステップであって、周波数分周器の動作の停止および再開が同期化手段によって制御される、ステップと、次いで、
／Ｓ３／ロック取得ステップであって、ＰＬＬデバイスが、ロック状態が連続的に合致するまで、ＶＣＯモジュールの制御入力に供給される直流電圧を調整することにより、動作する、ステップ。

場合により、ＰＬＬデバイスの先行するロック取得動作は、ステップ／Ｓ１／と／Ｓ２／との間で実行することができるが、ステップ／Ｓ２／は、ロック状態が合致する前に制御される。次に、ステップ／Ｓ２／の後に実施されるステップ／Ｓ３／は、より短いロック時間でロック状態の合致をもたらす。

本発明の第３の態様は、ＰＬＬデバイスの個々の周波数変換信号間の位相時間ずれが所望の値に整合するよう、複数のＰＬＬデバイスを同時に動作させるための方法に関している。このようなマルチＰＬＬ方法によれば、
− ＰＬＬデバイスの各々は第１の発明態様に従う。
− すべてのＰＬＬデバイスは、それらの個々の第１の比較器入力に、ＰＬＬデバイスによって共有される１つの基準クロックモジュールによって生成される１つの同じ共通基準信号が供給される。
− ＰＬＬデバイスの個々の周波数分周器は、１つの同じ共通周波数分周比を実施する。− ＰＬＬデバイスの各々は、このＰＬＬデバイスの周波数分周器に共通周波数分周比の端数部分に対応する変調シーケンスを供給するように構成される個々の補間器を備えており、したがって変調シーケンスに基づいて周波数分周器内で連続的に実施される瞬時分周比値の時間平均は共通周波数分周比と等しい。

さらに、ＰＬＬデバイスの各々の補間器は、この周波数分周器によって生成される周波数変換信号の位相と基準信号の位相との間に存在する目標時間ずれとして位相パラメータの値を備える。したがってＰＬＬデバイスの周波数分周器には、補間器によって、共通周波数分周比すべてに対応するが、位相パラメータに対して補間器に個々に提供される値に個別に対応する個々の変調シーケンスが供給される。マルチＰＬＬ方法は、すべてのＰＬＬデバイスが個々のＶＣＯモジュールの制御入力に供給される個々の直流電圧を調整することによって現在動作中であるとともに、ＰＬＬデバイスの各々のロック状態が合致すると、実施される以下のステップを含む。
− 周波数分周器の動作が共通基準信号に基づいて後の同じ時間に停止され、かつ再び開始されるように、すべてのＰＬＬデバイスの個々の同期化手段を同時に起動するステップ。

この方法により、補間器の各々に提供される位相パラメータ値は、関連するＰＬＬデバイスのロック状態が合致する前に出現する初期不整合のため、いずれの位相ずれなしに適用される。

したがって第３の発明態様によれば、同期化は、それらがロックされた動作ですべて動作すると、すべてのＰＬＬデバイスに対して同時に実施される。明らかに、このロックされた動作は、ＰＬＬデバイスに応じて、総合的な同期化が実施される前に、可変継続期間の間、存在させることができる。この第３の発明態様のマルチＰＬＬ方法によれば、ＰＬＬデバイスが同期化の前に異なる位相軌道を有している場合であっても、ＰＬＬデバイスの個々の周波数変換信号の位相間に所望の時間ずれを得ることができる。

好ましいことに、すべての同期化手段に同時に伝送される共通同期化要求を使用して、すべてのＰＬＬデバイスの個々の同期化手段を起動することができる。

さらに、第２の発明態様および第３の発明態様を組み合わせることができ、したがって他のＰＬＬデバイスとは無関係にステップ／Ｓ１／から／Ｓ３／を実施することにより、ＰＬＬデバイスの各々を最初に動作させることができる。ＰＬＬデバイスの各々のロック状態が合致すると、すべてのＰＬＬデバイスの個々の同期化手段を同時に起動するステップを実施することができる。

以下、本発明のこれらおよび他の特徴について、本発明の好ましい実施形態に関連する添付の図面を参照して説明するが、これらの実施形態に限定しない。

既に説明した、本発明の前に知られているＰＬＬデバイスのブロック図である。 本発明の実施形態によるＰＬＬデバイスのブロック図である。 本発明に従って実施された同期化手段のための可能な実施形態の回路図である。 図３の同期化手段の動作を説明する時間的線図である。 追加の発明態様によるマルチＰＬＬ方法を示す図である。 追加の発明態様によるマルチＰＬＬ方法を示す図である。

上記図のうちの異なるものに示されている同じ参照番号は、同一の機能を有する要素の同一の要素を表す。さらに、本発明の特徴には直接関係しない周知の機能および動作を有する構成要素については、詳細に説明していない。

図２を参照すると、本発明によるＰＬＬデバイス１０１は、図１に関連して既に説明した構造および動作と同様の構造および動作を有し得るが、同期化手段５を有して完成される。同期化手段５は、基準クロックモジュール１０からの基準信号、分周器出力４ｃからのＦ変換信号、および同期化要求をそれぞれ受け取るためのポートを含む複数の入力を有することができる。追加のポートはまた、これらの同期化手段のリセットを可能にする同期化手段５に備えることも可能である。

また、ＰＬＬデバイス１０１内で使用される周波数分周器４の実際の構造に応じて、同期化手段５は、異なる方法で周波数分周器を制御することも可能である。図２は、同期化手段５が分周器入力４ａへのＶＣＯ信号の供給を制御する実施形態を示している。このような実施形態では、ＶＣＯ出力３ｃから分周器入力４ａへの接続は、同期化手段５によって制御されるスイッチ５０を備える。したがって同期化手段５によって生成される適切なコマンド信号によってターンオフされるスイッチ５０は、周波数分周器４によるＦ変換信号の生成を停止し、またオン状態に戻るスイッチ５０は、周波数分周器４の動作を再開させることができる。本発明によれば、同期化手段５は、Ｆ変換信号に基づいて決定される時間にスイッチ５０をオフ状態に駆動し、次に基準信号に基づいて決定される後の時間にスイッチ５０をオン状態に駆動するように設計される。値の遷移は、これらの切り換えイベントをトリガするために、同期化手段５によってＦ変換信号および基準信号の中で検出される。

周波数分周器４の適切な設計に関し、同期化手段５によって生成されるコマンド信号は、周波数分周器４自体に提供される制御入力に伝送することができる。周波数分周器４がＶＣＯ信号の連続的に経過するサイクルを計数することによって動作すると、周波数分周器４内で実施されるアップ計数またはダウン計数を停止し、また、同期化手段５によって生成されるコマンド信号で再び開始することができる。計数のこのような停止および再開により、計数を一時的に保留するか、または計数リセットをもたらすことができる。

図３は、同期化手段５のための可能な実施形態を示している。この図に使用される参照番号は、以下の意味を有する。
５１、５２および５３ ＤＦＦで示され、同期化入力５１ａ（それぞれ５２ａおよび５３ａ）、データ入力５１ｂ（それぞれ５２ｂおよび５３ｂ）および出力５１ｃ（それぞれ５２ｃおよび５３ｃ）を備えるＤフリップフロップ
５４ バイナリインバータ
５５ 入力５５ａおよび５５ｂならびに出力５５ｃを備えるＸＯＲ演算子
５６ 入力５６ａおよび５６ｂ、ならびに出力５６ｃを備えるＮＯＲ演算子
１００ バイナリ信号の上位レベルと等価の電圧値ＶＤＤを有する基準電圧端子
ＥＮＳ０、ＥＮＳ１およびＥＮＳ２は、Ｄフリップフロップ５１、Ｄフリップフロップ５２およびインバータ５４によってそれぞれ出される中間バイナリ信号である。ＥＮ＿ＣＯＵＮＴは、同期化手段５によって出される信号であり、周波数分周器４またはスイッチ５０に伝送される。線図４ａから４ｈは、それぞれ、リセット信号、基準信号、Ｆ変換信号、同期化要求、信号ＥＮＳ０、ＥＮＳ１、ＥＮＳ２およびＥＮ＿ＣＯＵＮＴの時間変化を示す。ｔはＸ軸の時間を表し、時間線図４ａから４ｈはすべて、垂直アライメントに沿って相互に対応している。Ｙ軸の単位は任意であり、単に下位バイナリ値と上位バイナリ値との間の信号遷移を示している。

ＮＯＲ演算子５６は、出力５６ｃでイネーブル信号を生成するために、入力５６ａで既に印加されたリセットコマンドと、入力５６ｂで新たに印加される同期化要求とを結合する。このイネーブル信号は、Ｄフリップフロップ５１、５２および５３のそれぞれのイネーブル入力５１ｄ、５２ｄおよび５３ｄに印加され、最初に信号ＥＮＳ０、ＥＮＳ１およびＥＮ＿ＣＯＵＮＴを下位バイナリ値に設定し、また、信号ＥＮＳ２を上位バイナリ値に設定する。リセットコマンドはまた、入力５５ａおよび５５ｂで受け取られる、ＸＯＲ演算子５５もリセットするための有用な信号と結合することも可能である。このような結合は当技術分野では多くの変形形態が知られているため、入力５６ａから入力５５ａおよび５５ｂへの接続は破線で示されている。

入力５１ａはＦ変換信号を受け取るために接続され、入力５１ｂは基準電圧端子１００に接続される。そうして中間信号ＥＮＳ０は、ＮＯＲ演算子５６によって出力されるイネーブル信号がＯＮになった後に生じるＦ変換信号の最初の立ち上がりエッジで、初期の下位バイナリ値から上位バイナリ値になる（図４ａ、４ｃ、４ｄおよび４ｅを参照）。

入力５２ａは、基準信号を受け取るために接続され、入力５２ｂは、中間信号ＥＮＳ０を受け取るために出力５１ｃに接続される。そうして中間信号ＥＮＳ１は、中間信号ＥＮＳ０自体が上位バイナリ値に変化した後に生じる基準信号の最初の立ち上がりエッジで初期の下位バイナリ値から上位バイナリ値になる（図４ｂ、４ｅおよび４ｆを参照）。

入力５３ａはまた、基準信号を受け取るために接続され、入力５３ｂは、信号中間ＥＮＳ１を受け取るために出力５２ｃに接続される。そうしてインバータ５４によって出される中間信号ＥＮＳ２は、中間信号ＥＮＳ１自体が上位バイナリ値に変化した後に生じる基準信号の最初の立ち上がりエッジで初期の上位バイナリ値から下位バイナリ値になる（図４ｂ、４ｆおよび４ｇを参照）。

ＸＯＲ演算子５５は、それ自体の入力５５ａおよび５５ｂで中間信号ＥＮＳ０およびＥＮＳ２を受け取り、同期化要求の後に生じたＦ変換信号の最初の立ち上がりエッジと、Ｆ変換信号のこの最初の立ち上がりエッジの後に生じた基準信号の２番目の立ち上がりエッジとの間にのみ、信号ＥＮ＿ＣＯＵＮＴが上位バイナリ値と等しくなるようにそれらを結合する。この理由のために、信号ＥＮ＿ＣＯＵＮＴがこの説明の概要部分で結合信号と呼ばれる。それは、ＥＮ＿ＣＯＵＮＴ信号が下位バイナリ値と等しくなる場合は周波数分周器４をイネーブルして動作させ、また、ＥＮ＿ＣＯＵＮＴが上位バイナリ値と等しくなる場合は周波数分周器４を保留するための専用である。上記説明した同期化手段５の動作によれば、周波数分周器４は、基準信号の立ち上がりエッジで、Ｆ変換信号のその前の立ち上がりエッジ時に存在した周波数分周器状態から再開する。この方法では、周波数分周器の再開から生成されるＦ変換信号は、基準信号に対して同期化される。

周波数分周器４の停止と再開との間に経過する基準信号サイクルの数は、直列に接続された他のＤフリップフロップ（図示せず）をＤフリップフロップ５３とインバータ５４との間に追加することによって多くすることができる。このような追加Ｄフリップフロップのデータ入力は、すべて、Ｄフリップフロップ５３の出力５３ｃから始まる、直列に接続されたＤフリップフロップチェーン内の前段の追加Ｄフリップフロップの出力に接続される。すべての追加Ｄフリップフロップのイネーブル入力は出力５６ｃに接続することができ、またそれらの同期化入力は、すべて基準信号を受け取るために接続される。チェーン内の最後の追加Ｄフリップフロップの出力は、インバータ５４の入力に接続される。チェーン内にＤフリップフロップを１つ追加することにより、周波数分周器４の動作の再開を基準信号の１サイクル分だけさらに遅延させることになる。

図５ａおよび５ｂは、これらのＰＬＬデバイスのＦ変換信号を互いに対して同期させる場合の複数のＰＬＬデバイスに対する本発明の特定の用途を示したものである。これは、１つの同じ基準クロックモジュール１０から発せられる共通基準信号をこれらのすべてのＰＬＬデバイスに供給することによって得られる。図５ａでは、３つのＰＬＬデバイスは、非限定例と見なされる。それらは、ＰＬＬ１、ＰＬＬ２およびＰＬＬ３で示されており、１０１、１０２および１０３のラベルが振られている。ＰＬＬデバイスは、すべて本発明によるものであり、したがってそれらはすべて個々の同期化手段５を備えている。それらは、それぞれ、分周比の端数部分に対応する変調シーケンスを互いに独立して周波数分周器４に供給する個々の補間器４１を備える。必ずしも必要ではないが、ＰＬＬデバイス１０１から１０３は、互いに全く同じにすることができることが好ましい。それらは、同じ分周比Ｎおよび同じ同期化要求を実施するように接続される。より正確には、ＰＬＬデバイスは、同じＮ値と整合し、かつ、対応する補間器４１を使用してＰＬＬデバイスの各々に割り当てられる位相パラメータの値だけしか相違しない変調シーケンスがそれらの個々の周波数分周器に供給されるように設計される。したがってＰＬＬ１に割り当てられる位相パラメータ値はＰＨＡＳＥ１で示され、ＰＬＬ２に割り当てられるそれはＰＨＡＳＥ２で示され、また、ＰＬＬ３に対するそれはＰＨＡＳＥ３で示される。ＰＬＬデバイス１０１から１０３の個々の周波数分周器には、Ｎ分周比値に対応する変調シーケンスを供給することができ、Ｎが整数ではない場合、それらはすべて全く同じであるが、当該ＰＬＬデバイスに割り当てられる位相パラメータ値に応じてそれぞれ遅延される。

図５ｂは、ＰＬＬデバイス１０１、１０２および１０３の個々のＦ変換信号の位相軌道を示す時間線図である。Ｘ軸はこの場合も時間ｔである。同期化の前のＰＬＬデバイス１０１の位相は、すべてのＰＬＬデバイスの位相に対する基準として使用されている。ΔＰＨ１／２は、ＰＬＬデバイス１０１および１０２に割り当てられる位相パラメータ値ＰＨＡＳＥ１とＰＨＡＳＥ２の差を表しており、また、ΔＰＨ１／３は、位相パラメータ値ＰＨＡＳＥ１とＰＨＡＳＥ３の差を表している。個々の位相は、最初は位相パラメータ差ΔＰＨ１／２およびΔＰＨ１／３に従って、ＰＬＬデバイス１０１〜１０３のキャブレーション開始時に設定することができるが、ＰＬＬデバイス内に個々に含まれているキャブレーションシーケンスが異なっているため、それらを個々にキャブレーションしている間に、３つのＰＬＬデバイス１０１〜１０３の位相が時間と共に別様に変化する。また、位相は、とりわけ３つのＰＬＬデバイスの異なる時間応答特性のため、ＰＬＬデバイス１０１〜１０３のロック取得ステップ中にも別様に変化する。本発明によれば、３つのＰＬＬデバイス１０１〜１０３がそれぞれロックされた後に要求され、かつ、３つのＰＬＬデバイス１０１〜１０３に対して同時に要求される同期化方法は、位相パラメータ差ΔＰＨ１／２およびΔＰＨ１／３と整合するＦ変換信号の個々の実際の位相間の差の回復をもたらす。したがって、ＰＬＬデバイス１０１〜１０３がすべてロックされた状態で動作し、また、３つのＰＬＬデバイスに同時に同期化要求が適用されるため、それらの個々のＦ変換信号間の位相差は、総合的な同期化が終了すると、常に一定を維持する。

Claims (9)

1. 位相ロックループデバイスであって、
   基準周波数で反復される基準サイクルからなる基準信号を受け取るように意図された第１の比較器入力、周波数変換信号を受け取るための第２の比較器入力、および前記基準信号と前記周波数変換信号との間に存在する位相時間ずれを表すエラー信号を生成するように適合された比較器出力を備えた位相比較器と、
   前記比較器出力に接続されたフィルタ入力を備え、前記エラー信号の時間フィルタリングに基づいて制御電圧をフィルタ出力で生成するのに適したループフィルタと、
   前記フィルタ出力に接続された制御入力、および前記制御電圧に応じて変化するＶＣＯ周波数を有するＶＣＯ信号を生成するためのＶＣＯ出力を有する電圧制御発振器モジュールと、
   分周器入力で前記ＶＣＯ出力に接続され、前記ＶＣＯ信号に基づいて前記周波数変換信号を分周器出力で生成するように適合された周波数分周器であって、前記分周器出力は前記第２の比較器入力に接続された、周波数分周器と
   を備え、前記位相ロックループデバイスはさらに、
   前記周波数分周器の動作の停止を制御し、それにより前記停止が前記周波数変換信号の１サイクルの中で生じる信号遷移によってトリガされるように構成され、前記周波数分周器の前記動作を再び開始することを可能にし、それにより前記周波数変換信号が、動作再開時に、前記周波数分周器の動作の前記停止後に前記基準サイクルの１つ後の反復で生じる信号遷移によりトリガされるように構成されている、同期化手段を備え、
   前記同期化手段は、少なくとも、
   前記周波数変換信号を受け取るために接続された同期化入力、上位レベル電圧端子に接続されたデータ入力、および出力を有する第１のＤフリップフロップと、
   前記基準信号を受け取るために接続された同期化入力、前記第１のＤフリップフロップの前記出力に接続されたデータ入力、および出力を有する第２のＤフリップフロップと、
   前記第１のＤフリップフロップの前記出力に接続された第１の入力、および前記第２のＤフリップフロップの前記出力から少なくとも部分的に引き出されるバイナリ値を受け取るために接続された第２の入力を有する結合手段であって、前記結合手段は停止制御遷移および次に再開制御遷移を含む結合信号を生成するように適合され、前記停止制御遷移は前記第１のＤフリップフロップの前記出力で生じるバイナリ値遷移に対応し、前記再開制御遷移は前記第２のＤフリップフロップの前記出力から少なくとも部分的に引き出される前記バイナリ値の遷移に対応する、結合手段と
   を備え、
   前記同期化手段は、出力部で、前記結合信号が前記周波数分周器の前記動作の前記停止および前記再開を制御するように構成されていることを特徴とする位相ロックループデバイス。
2. 前記同期化手段は、前記周波数分周器の動作の前記停止と、前記動作再開時に前記周波数変換信号をトリガする前記基準サイクルの前記後の反復との間に、前記基準サイクルの少なくとも２つの反復が経過するように、前記周波数分周器の前記動作を再び開始するように適合されていることを特徴とする請求項１に記載の位相ロックループデバイス。
3. 前記同期化手段は、前記ＶＣＯ出力から前記分周器入力への前記ＶＣＯ信号の伝送をスイッチオフするように構成されていることを特徴とする請求項１または２に記載の位相ロックループデバイス。
4. 前記周波数分周器は、前記ＶＣＯ信号中で連続的に生じるサイクルの計数を実施するように適合され、前記同期化手段は、前記周波数分周器の動作の前記停止と前記再開との間の前記計数を保留するように構成されていることを特徴とする請求項１または２に記載の位相ロックループデバイス。
5. 前記周波数分周器は、前記ＶＣＯ信号中で生じる連続サイクルに基づいてダウンカウントを生成するように適合され、前記同期化手段は、前記周波数分周器の動作の前記停止と前記再開との間の前記ダウンカウントをリセットするように構成されていることを特徴とする請求項１または２に記載の位相ロックループデバイス。
6. 前記同期化手段はさらに、前記第１のＤフリップフロップおよび第２のＤフリップフロップに加えて、
   少なくとも１つの追加のＤフリップフロップを備えたチェーンであって、各々は、前記基準信号を受け取るために接続された個々の同期化入力、前記チェーン内の前段の追加Ｄフリップフロップの出力に接続された個々のデータ入力、前記第２のＤフリップフロップの前記出力に接続される前記チェーン内の１つの第１の追加のＤフリップフロップのデータ入力、前記チェーン内の１つの最後の追加Ｄフリップフロップの出力に接続される前記結合手段の前記第２の入力を有し、したがって前記結合手段の前記第２の入力によって受け取られる前記バイナリ値は、前記最後の追加Ｄフリップフロップの前記出力から少なくとも部分的に引き出される、チェーンを備え、
   したがって前記結合信号の前記再開制御遷移は、前記チェーン内の前記最後の追加Ｄフリップフロップの出力で生じるバイナリ値遷移に対応する
   ことを特徴とする請求項１から５のいずれか１項に記載の位相ロックループデバイス。
7. 複数の位相ロックループデバイスを同時に動作させるための方法であって、
   前記位相ロックループデバイスの各々は、請求項１から６のいずれか１項に記載の位相ロックループデバイスであり
   すべての前記位相ロックループデバイスは、個々の第１の比較器入力で、前記位相ロックループデバイスによって共有される１つの基準クロックモジュールによって生成される１つの同じ共通基準信号が供給され、
   前記位相ロックループデバイスの個々の周波数分周器は、１つの同じ共通周波数分周比を実施し、
   前記位相ロックループデバイスの各々は、前記位相ロックループデバイスの前記周波数分周器に前記共通周波数分周比の端数部分に対応する時変調シーケンスを供給するように構成された個々の補間器を備えており、したがって前記変調シーケンスに基づいて前記周波数分周器内で連続的に実施される瞬時分周比値の時間平均は、前記共通周波数分周比と等しく、
   前記位相ロックループデバイスの各々の前記補間器は、前記周波数分周器によって生成される前記周波数変換信号の位相と前記基準信号の位相との間に存在する目標時間ずれとして位相パラメータの値を備えており、
   前記位相ロックループデバイスの前記周波数分周器には、前記補間器によって、前記共通周波数分周比にすべて対応するが、前記位相パラメータに対しては前記補間器に個々に提供される前記値に別々に対応する個々の変調シーケンスが供給され、
   前記方法は、すべての前記位相ロックループデバイスが個々のＶＣＯモジュールの前記制御入力に供給される個々の直流電圧を調整することにより現在動作中であるとともに、前記位相ロックループデバイスの各々についてロック状態が合致するときに実施される以下のステップ、すなわち、
   前記周波数分周器の前記動作が、前記共通基準信号にしたがって、後の同じ時間に停止され再び開始されるよう、すべての前記位相ロックループデバイスの個々の同期化手段を同時に起動するステップ
   を含むことを特徴とする方法。
8. すべての前記位相ロックループデバイスの個々の同期化手段は、前記同期化手段に同時に伝送される共通同期化要求を使用して起動されることを特徴とする請求項７に記載の方法。
9. 前記位相ロックループデバイスの各々は、他の前記位相ロックループデバイスとは無関係に、ステップ／Ｓ１／から／Ｓ３／の順に以下のステップ、
   ／Ｓ１／ＶＣＯキャブレーションステップであって、前記ＶＣＯモジュールのための周波数範囲は、選択される周波数範囲は、前記周波数分周器内で実施される前記基準周波数と周波数分周比の積を含むように選択される、ステップと、
   ／Ｓ２／同期化ステップであって、前記周波数分周器の前記動作の停止および再開は前記同期化手段によって制御される、ステップと、
   ／Ｓ３／ロック取得ステップであって、前記位相ロックループデバイスは、ロック状態が連続的に合致するまで、前記ＶＣＯモジュールの前記制御入力に供給される直流電圧を調整することにより動作する、ステップと
   を実施することにより、前記位相ロックループデバイスの各々の前記ロック状態が合致するまで最初に動作し、
   その後、すべての前記位相ロックループデバイスの個々の同期化手段を同時に起動する前記ステップが実施されることを特徴とする請求項７または８に記載の方法。

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