JPH0563565A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPH0563565A JPH0563565A JP3244205A JP24420591A JPH0563565A JP H0563565 A JPH0563565 A JP H0563565A JP 3244205 A JP3244205 A JP 3244205A JP 24420591 A JP24420591 A JP 24420591A JP H0563565 A JPH0563565 A JP H0563565A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- converter
- voltage
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】ＶＣＯ特性のパラツキの影響を受け難く、分解
能の粗いＤ／Ａコンバータを使用しても高速ロックアッ
プ安定動作を可能とする周波数シンセサイザを提供す
る。 【構成】位相比較器、ループスイッチ、ループフィル
タ、電圧制御発信器でＰＬＬ回路を構成し、初期動作時
にループスイッチをＯＦＦし、設定周波数に対応するデ
ジタルプリセット電圧信号をＤ／Ａコンバータによりア
ナログプリセット電圧信号に変換し、またＯＮ後にルー
プフィルタからの出力信号と加算して電圧制御発信器に
供給するとともに、スワローカウンタにより、この電圧
制御発振器からの発振信号を、設定された非整数分周し
て位相比転器の他入力信号として供給するようにしてい
る。
能の粗いＤ／Ａコンバータを使用しても高速ロックアッ
プ安定動作を可能とする周波数シンセサイザを提供す
る。 【構成】位相比較器、ループスイッチ、ループフィル
タ、電圧制御発信器でＰＬＬ回路を構成し、初期動作時
にループスイッチをＯＦＦし、設定周波数に対応するデ
ジタルプリセット電圧信号をＤ／Ａコンバータによりア
ナログプリセット電圧信号に変換し、またＯＮ後にルー
プフィルタからの出力信号と加算して電圧制御発信器に
供給するとともに、スワローカウンタにより、この電圧
制御発振器からの発振信号を、設定された非整数分周し
て位相比転器の他入力信号として供給するようにしてい
る。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、周波数シンセサイザ
に関し、特に迅速且つ安定な動作を行う周波数シンセサ
イザに関する。 【０００２】 【従来の技術】従来の周波数シンセサイザは、図４に示
すようにＰＬＬ回路系と分周回路系とを組み合わせて構
成されている。図４は初期位相同期周波数シンセサイザ
であり、位相比較器１では、入力基準周波数信号ｆr1と
分周器であるカウンタ９からの出力ｆV1の位相差を求
め、位相差信号をループスイッチ２を介してループフィ
ルタ３に供給する。ループフィルタ３で平滑化された信
号は、加算器４においてＤ／Ａコンバータ８からの信号
と加算されて電圧制御発振器（ＶＣＯ）５に電圧制御信
号として出力される。コントローラ６は、入力基準周波
数信号と、発振出力周波数Ｆo を設定するための分周比
指示信号とを受け、ＶＣＯ５の発振周波数を定める電圧
制御信号としてのデジタル信号をＤ／Ａコンバータ８に
送出するとともに、カウンタ９にリセット信号と分周比
設定信号を送出する。 【０００３】Ｄ／Ａコンバータ８でアナログ信号に変換
された信号は、加算器４を介してＶＣＯ５に電圧制御信
号が供給される。このＤ／Ａコンバータ８からの出力信
号は、ループスイッチ２のＯＦＦ時のＶＣＯ５へのプリ
セット電圧制御信号であり、リセット後は、ループスイ
ッチ２は、ＯＮとされる。このループスイッチ２のＯＦ
Ｆ／ＯＮは、コントローラ６からの切替信号で行われ
る。ＶＣＯ５からの発振出力は、カウンタ９で分周され
て位相比較器１に信号ｆv1として供給される。 【０００４】 【発明が解決しようとする課題】上述のように、従来の
周波数シンセサイザは、可変周波数ステップは基準周波
数ｆr1であり、そのためＤ／Ａコンバータとしては分解
能のきわめて高い高精度のコンバータが要求される。ま
た、ＶＣＯ５の特性バラツキ、プリセット電圧設定値と
実際のチューニング電圧との誤差が大きくなると、ロッ
クアップに遅延が生じ、迅速な動作が困難になるという
問題がある。 【０００５】そこで、この発明の目的は、ＶＣＯ特性の
バラツキの影響を受け難く、分解能の粗いＤ／Ａコンバ
ータを使用しても高速ロックアップ安定動作を可能とす
る周波数シンセサイザを提供することにある。 【０００６】 【課題を解決するための手段】前述の課題を解決するた
め、この発明による周波数シンセサイザは、基準周波数
入力信号と他入力信号の位相差信号を出力する位相比較
器と、前記位相差信号を平滑化して出力するループフィ
ルタと、前記位相比較器と前記ループフィルタ間に設け
られ、初期動作時にＯＦＦされるループスイッチと、設
定される周波数に対応するデジタルプリセット電圧信号
をアナログプリセット電圧信号に変換するＤ／Ａコンバ
ータと、前記ループフィルタからの出力信号と前記Ｄ／
Ａコンバータからの出力信号とを加算する加算器と、こ
の加算器の出力信号を電圧制御信号として受ける電圧制
御発振器と、この電圧制御発振器からの発振信号を受
け、設定された非整数分周比の分周出力信号を前記位相
比転器の前記他入力信号として供給するスワローカウン
タと、を備えて構成される。 【０００７】 【作用】この発明では、位相比較器、ループスイッチ、
ループフィルタ、電圧制御発信器でＰＬＬ回路を構成
し、初期動作時にループスイッチをＯＦＦし、設定周波
数に対応するデジタルプリセット電圧信号をＤ／Ａコン
バータによりアナログプリセット電圧信号に変換し、ま
たＯＮ後にループフィルタからの出力信号と加算して電
圧制御発信器に供給するとともに、スワローカウンタに
より、この電圧制御発振器からの発振信号を、設定され
た非整数分周して位相比転器の他入力信号として供給す
るようにしている。 【０００８】 【実施例】次に、この発明について図面を参照しながら
説明する。図１は、この発明による周波数シンセサイザ
の一実施例を示す構成ブロック図である。図１におい
て、図４と同一符号が付されている構成部は同様機能を
有する構成である。この実施例では分周比を選択的に制
御することにより非整数の分周比を設定可能にするスワ
ローカウンタ７をＶＣＯ５と位相比較器１の間に設けて
いる。スワローカウンタ７は、所定周期を複数ブロック
に分割し、各分割ブロック毎に分周比を切り替え、変更
して、平均として分周比を非整数とすることができるも
ので、分割点切り替えタイミング信号をコントローラ６
から受けている。 【０００９】周波数切替時に、ループスイッチ２をＯＦ
Ｆとし、ＶＣＯ５のチューニング電圧信号をＤ／Ａコン
バータ８から直接印加して、ループフィルタ３内のコン
デンサ（図示せず）の充放電時間を短縮し、周波数設定
を迅速とする。また、Ｄ／Ａコンバータ８からの信号に
よる周波数設定だけでは設定後の位相誤差により位相比
較器１から誤差電圧が出力されて周波数変動が生じ、充
分に周波数切替時間を短縮できない。そこで、この実施
例では、初期位相誤差を抑えるため、周波数切替時に位
相比較器１に入力される基準周波数信号ｆrをトリガし
てスワローカウンタ７をリセットする。ループスイッチ
２は、Ｄ／Ａコンバータ８からのプリセット電圧設定時
には位相誤差電圧はループフィルタ３に印加されないよ
うにするためＯＦＦとされ、リセット後にＯＮとされ
る。図２には、基準周波数信号ｆr、スワローカウンタ
７の出力信号ｆv 、ループスイッチ２の動作タイミング
関係が示されている。ループスイッチは、“Ｌ”でＯＦ
Ｆ、“Ｈ”でＯＮとされる。 【００１０】スワローカウンタ７は、フラクショナルＮ
シンセサイザ構成とされ、基準周波数ｆrは最小可変周
波数の整数倍である。ここで、ｆr＝Ｎ×ｆr1（Ｎ＞
１）の関係があるとする。図３に示す如く、ｆrの周期
をＴとすると、ｆr1の周期はＮ×Ｔとなるので、図４の
カウンタ９のリセット後の最初の位相比較を行う間に、
図１の実施例の位相比較は（Ｎ−１）回行われることに
なり、迅速なロックアップが可能となる。 【００１１】以上のように、最小可変周波数ステップと
基準周波数が等しい従来回路に比較して、位相比較速度
が速いので、プリセット電圧と希望周波数のチューニン
グ電圧に誤差が生じても、その補正が高速に行われる。
また、プリセット電圧と希望周波数のチューニング電圧
との誤差がある程度大きくともロックアップタイムは従
来と比較して高速化できる。したがって、両者の許容誤
差を従来よりも拡大することができ、ＶＣＯ５のバラツ
キによる電圧ー周波数特性の違いから受ける影響を減少
するだけでなく、Ｄ／Ａコンバータ８の分解能の粗さに
起因するプリセット電圧と希望周波数のチューニング電
圧の差による影響も減少させる。 【００１２】 【発明の効果】以上説明したように、この発明による周
波数シンセサイザによれば、ＶＣＯの特性バラツキやＤ
／Ａコンバータの分解能の粗さに起因する問題点を解決
して高速且つ安定動作を可能とする周波数シンセサイザ
が得られる。
に関し、特に迅速且つ安定な動作を行う周波数シンセサ
イザに関する。 【０００２】 【従来の技術】従来の周波数シンセサイザは、図４に示
すようにＰＬＬ回路系と分周回路系とを組み合わせて構
成されている。図４は初期位相同期周波数シンセサイザ
であり、位相比較器１では、入力基準周波数信号ｆr1と
分周器であるカウンタ９からの出力ｆV1の位相差を求
め、位相差信号をループスイッチ２を介してループフィ
ルタ３に供給する。ループフィルタ３で平滑化された信
号は、加算器４においてＤ／Ａコンバータ８からの信号
と加算されて電圧制御発振器（ＶＣＯ）５に電圧制御信
号として出力される。コントローラ６は、入力基準周波
数信号と、発振出力周波数Ｆo を設定するための分周比
指示信号とを受け、ＶＣＯ５の発振周波数を定める電圧
制御信号としてのデジタル信号をＤ／Ａコンバータ８に
送出するとともに、カウンタ９にリセット信号と分周比
設定信号を送出する。 【０００３】Ｄ／Ａコンバータ８でアナログ信号に変換
された信号は、加算器４を介してＶＣＯ５に電圧制御信
号が供給される。このＤ／Ａコンバータ８からの出力信
号は、ループスイッチ２のＯＦＦ時のＶＣＯ５へのプリ
セット電圧制御信号であり、リセット後は、ループスイ
ッチ２は、ＯＮとされる。このループスイッチ２のＯＦ
Ｆ／ＯＮは、コントローラ６からの切替信号で行われ
る。ＶＣＯ５からの発振出力は、カウンタ９で分周され
て位相比較器１に信号ｆv1として供給される。 【０００４】 【発明が解決しようとする課題】上述のように、従来の
周波数シンセサイザは、可変周波数ステップは基準周波
数ｆr1であり、そのためＤ／Ａコンバータとしては分解
能のきわめて高い高精度のコンバータが要求される。ま
た、ＶＣＯ５の特性バラツキ、プリセット電圧設定値と
実際のチューニング電圧との誤差が大きくなると、ロッ
クアップに遅延が生じ、迅速な動作が困難になるという
問題がある。 【０００５】そこで、この発明の目的は、ＶＣＯ特性の
バラツキの影響を受け難く、分解能の粗いＤ／Ａコンバ
ータを使用しても高速ロックアップ安定動作を可能とす
る周波数シンセサイザを提供することにある。 【０００６】 【課題を解決するための手段】前述の課題を解決するた
め、この発明による周波数シンセサイザは、基準周波数
入力信号と他入力信号の位相差信号を出力する位相比較
器と、前記位相差信号を平滑化して出力するループフィ
ルタと、前記位相比較器と前記ループフィルタ間に設け
られ、初期動作時にＯＦＦされるループスイッチと、設
定される周波数に対応するデジタルプリセット電圧信号
をアナログプリセット電圧信号に変換するＤ／Ａコンバ
ータと、前記ループフィルタからの出力信号と前記Ｄ／
Ａコンバータからの出力信号とを加算する加算器と、こ
の加算器の出力信号を電圧制御信号として受ける電圧制
御発振器と、この電圧制御発振器からの発振信号を受
け、設定された非整数分周比の分周出力信号を前記位相
比転器の前記他入力信号として供給するスワローカウン
タと、を備えて構成される。 【０００７】 【作用】この発明では、位相比較器、ループスイッチ、
ループフィルタ、電圧制御発信器でＰＬＬ回路を構成
し、初期動作時にループスイッチをＯＦＦし、設定周波
数に対応するデジタルプリセット電圧信号をＤ／Ａコン
バータによりアナログプリセット電圧信号に変換し、ま
たＯＮ後にループフィルタからの出力信号と加算して電
圧制御発信器に供給するとともに、スワローカウンタに
より、この電圧制御発振器からの発振信号を、設定され
た非整数分周して位相比転器の他入力信号として供給す
るようにしている。 【０００８】 【実施例】次に、この発明について図面を参照しながら
説明する。図１は、この発明による周波数シンセサイザ
の一実施例を示す構成ブロック図である。図１におい
て、図４と同一符号が付されている構成部は同様機能を
有する構成である。この実施例では分周比を選択的に制
御することにより非整数の分周比を設定可能にするスワ
ローカウンタ７をＶＣＯ５と位相比較器１の間に設けて
いる。スワローカウンタ７は、所定周期を複数ブロック
に分割し、各分割ブロック毎に分周比を切り替え、変更
して、平均として分周比を非整数とすることができるも
ので、分割点切り替えタイミング信号をコントローラ６
から受けている。 【０００９】周波数切替時に、ループスイッチ２をＯＦ
Ｆとし、ＶＣＯ５のチューニング電圧信号をＤ／Ａコン
バータ８から直接印加して、ループフィルタ３内のコン
デンサ（図示せず）の充放電時間を短縮し、周波数設定
を迅速とする。また、Ｄ／Ａコンバータ８からの信号に
よる周波数設定だけでは設定後の位相誤差により位相比
較器１から誤差電圧が出力されて周波数変動が生じ、充
分に周波数切替時間を短縮できない。そこで、この実施
例では、初期位相誤差を抑えるため、周波数切替時に位
相比較器１に入力される基準周波数信号ｆrをトリガし
てスワローカウンタ７をリセットする。ループスイッチ
２は、Ｄ／Ａコンバータ８からのプリセット電圧設定時
には位相誤差電圧はループフィルタ３に印加されないよ
うにするためＯＦＦとされ、リセット後にＯＮとされ
る。図２には、基準周波数信号ｆr、スワローカウンタ
７の出力信号ｆv 、ループスイッチ２の動作タイミング
関係が示されている。ループスイッチは、“Ｌ”でＯＦ
Ｆ、“Ｈ”でＯＮとされる。 【００１０】スワローカウンタ７は、フラクショナルＮ
シンセサイザ構成とされ、基準周波数ｆrは最小可変周
波数の整数倍である。ここで、ｆr＝Ｎ×ｆr1（Ｎ＞
１）の関係があるとする。図３に示す如く、ｆrの周期
をＴとすると、ｆr1の周期はＮ×Ｔとなるので、図４の
カウンタ９のリセット後の最初の位相比較を行う間に、
図１の実施例の位相比較は（Ｎ−１）回行われることに
なり、迅速なロックアップが可能となる。 【００１１】以上のように、最小可変周波数ステップと
基準周波数が等しい従来回路に比較して、位相比較速度
が速いので、プリセット電圧と希望周波数のチューニン
グ電圧に誤差が生じても、その補正が高速に行われる。
また、プリセット電圧と希望周波数のチューニング電圧
との誤差がある程度大きくともロックアップタイムは従
来と比較して高速化できる。したがって、両者の許容誤
差を従来よりも拡大することができ、ＶＣＯ５のバラツ
キによる電圧ー周波数特性の違いから受ける影響を減少
するだけでなく、Ｄ／Ａコンバータ８の分解能の粗さに
起因するプリセット電圧と希望周波数のチューニング電
圧の差による影響も減少させる。 【００１２】 【発明の効果】以上説明したように、この発明による周
波数シンセサイザによれば、ＶＣＯの特性バラツキやＤ
／Ａコンバータの分解能の粗さに起因する問題点を解決
して高速且つ安定動作を可能とする周波数シンセサイザ
が得られる。
【図面の簡単な説明】
【図１】この発明による周波数シンセサイザの一実施例
を示すブロック図である。 【図２】図１に示す実施例の各部信号のタイミングチャ
ートである。 【図３】図１に示す実施例の各部信号のタイミングチャ
ートである。 【図４】従来の周波数シンセサイザのブロック図であ
る。 【符号の説明】 １ 位相比較器 ２ ループ
スイッチ ３ ループフィルタ ４ 加算器 ５ ＶＣＯ ６ コント
ローラ ７ スワローカウンタ ８ Ｄ／Ａ
コンバータ ９ カウンタ
を示すブロック図である。 【図２】図１に示す実施例の各部信号のタイミングチャ
ートである。 【図３】図１に示す実施例の各部信号のタイミングチャ
ートである。 【図４】従来の周波数シンセサイザのブロック図であ
る。 【符号の説明】 １ 位相比較器 ２ ループ
スイッチ ３ ループフィルタ ４ 加算器 ５ ＶＣＯ ６ コント
ローラ ７ スワローカウンタ ８ Ｄ／Ａ
コンバータ ９ カウンタ
Claims (1)
- 【特許請求の範囲】 基準周波数入力信号と他入力信号の位相差信号を出力す
る位相比較器と、 前記位相差信号を平滑化して出力するループフィルタ
と、 前記位相比較器と前記ループフィルタ間に設けられ、初
期動作時にＯＦＦされるループスイッチと、 設定される周波数に対応するデジタルプリセット電圧信
号をアナログプリセット電圧信号に変換するＤ／Ａコン
バータと、 前記ループフィルタからの出力信号と前記Ｄ／Ａコンバ
ータからの出力信号とを加算する加算器と、 この加算器の出力信号を電圧制御信号として受ける電圧
制御発振器と、 この電圧制御発振器からの発振信号を受け、設定された
非整数分周比の分周出力信号を前記位相比転器の前記他
入力信号として供給するスワローカウンタと、を備えて
成ることを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244205A JPH0563565A (ja) | 1991-08-30 | 1991-08-30 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244205A JPH0563565A (ja) | 1991-08-30 | 1991-08-30 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563565A true JPH0563565A (ja) | 1993-03-12 |
Family
ID=17115335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244205A Pending JPH0563565A (ja) | 1991-08-30 | 1991-08-30 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014239417A (ja) * | 2013-06-10 | 2014-12-18 | 旭化成エレクトロニクス株式会社 | 同期化手段を備えた位相ロックループデバイス |
-
1991
- 1991-08-30 JP JP3244205A patent/JPH0563565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014239417A (ja) * | 2013-06-10 | 2014-12-18 | 旭化成エレクトロニクス株式会社 | 同期化手段を備えた位相ロックループデバイス |
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