JPH0936754A - ビタビ式データ弁別器 - Google Patents
ビタビ式データ弁別器Info
- Publication number
- JPH0936754A JPH0936754A JP18382095A JP18382095A JPH0936754A JP H0936754 A JPH0936754 A JP H0936754A JP 18382095 A JP18382095 A JP 18382095A JP 18382095 A JP18382095 A JP 18382095A JP H0936754 A JPH0936754 A JP H0936754A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- hold circuit
- peak
- control loop
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【構成】制御ループの高速処理化に影響を及ぼすサンプ
ル／ホールド回路１３〜１８、ピーク極性ホールド回路
８、演算器１１と１２をループの外で動作させる。ま
た、比較器４と比較器５の後にそれぞれフリップ／フロ
ップ２１とフリップ／フロップ２２を設ける。さらに、
比較器の構成を高速化に適したものとする。 【効果】制御ループ内の構成が簡易なものとなり、また
比較器の動作速度が向上するので、制御ループの高速処
理化が可能になる。よって、高速転送可能なビタビ式デ
ータ弁別器を実現することができる。
ル／ホールド回路１３〜１８、ピーク極性ホールド回路
８、演算器１１と１２をループの外で動作させる。ま
た、比較器４と比較器５の後にそれぞれフリップ／フロ
ップ２１とフリップ／フロップ２２を設ける。さらに、
比較器の構成を高速化に適したものとする。 【効果】制御ループ内の構成が簡易なものとなり、また
比較器の動作速度が向上するので、制御ループの高速処
理化が可能になる。よって、高速転送可能なビタビ式デ
ータ弁別器を実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は磁気ディスク装置、光デ
ィスク装置、磁気テープ等の情報記録の分野やインテル
サット等の衛生通信の分野で、データ検出時の誤り訂正
方式として用いられるビタビ式データ弁別器に関する。
ィスク装置、磁気テープ等の情報記録の分野やインテル
サット等の衛生通信の分野で、データ検出時の誤り訂正
方式として用いられるビタビ式データ弁別器に関する。
【０００２】
【従来の技術】図３に従来のビタビ式データ弁別器の構
成例を示す。従来の構成例については、アイ・イー・イ
ー・イー、トランザクション オン コミュニケーショ
ン、ボル コム３４、ナンバー５（１９８６年）第４５
４頁から第４６１頁（IEEE, Trans. Communications, v
ol. com-34, No. 5（1986）, PP454 - 461）で論じられ
ていた。同図のビタビ式データ弁別器は、サンプル／ホ
ールド回路１、演算器２、判定条件切り換え器３、比較
器４、比較器５、ピーク検出判定回路６、ピーク極性判
定回路７、ピーク極性ホールド回路８、極性判定信号切
り換え器９、復号メモリ部１０で構成される。
成例を示す。従来の構成例については、アイ・イー・イ
ー・イー、トランザクション オン コミュニケーショ
ン、ボル コム３４、ナンバー５（１９８６年）第４５
４頁から第４６１頁（IEEE, Trans. Communications, v
ol. com-34, No. 5（1986）, PP454 - 461）で論じられ
ていた。同図のビタビ式データ弁別器は、サンプル／ホ
ールド回路１、演算器２、判定条件切り換え器３、比較
器４、比較器５、ピーク検出判定回路６、ピーク極性判
定回路７、ピーク極性ホールド回路８、極性判定信号切
り換え器９、復号メモリ部１０で構成される。
【０００３】次に、このビタビ式データ弁別器の弁別動
作について説明する。ビタビ式データ弁別器に入力され
たサンプリングデータは、演算器２でサンプル／ホール
ド回路１からのホールドデータ１０１と減算され、比較
器４と比較器５に送られる。比較器４では減算結果１０
２と判定条件切り換え器３で選択されたしきい値レベル
Ｖｔｈ１０３とが比較され、比較器５では減算結果１０
２とグランドレベル１０４とが比較される。その後、ピ
ーク検出判定回路６では、比較器４の比較結果１０５と
比較器５の比較結果１０６から、入力されたサンプリン
グデータがピークであるか否かの判定を行い、その判定
結果を復号メモリ部１０に送る。また、ピーク極性判定
回路７では、比較器５の比較結果１０６とピーク極性ホ
ールド回路８でホールドされたピーク極性パルス１０８
から、入力されたサンプリングデータの極性が過去のピ
ークデータの極性と比較して逆極性か同極性かを判定
し、その判定結果を極性判定信号切り換え器９を介して
復号メモリ部１０に送る。復号メモリ部１０は、それぞ
れの判定結果を処理して弁別結果を出力する。なお、サ
ンプル／ホールド回路１やピーク極性ホールド回路８の
ホールドタイミング、及び極性判定信号切り換え器９の
切り換えは、ピーク検出判定回路６からのピーク検出判
定パルス１０７で制御され、判定条件切り換え器３の切
り換えは、ピーク極性ホールド回路８からのピーク極性
パルス１０８で制御される。
作について説明する。ビタビ式データ弁別器に入力され
たサンプリングデータは、演算器２でサンプル／ホール
ド回路１からのホールドデータ１０１と減算され、比較
器４と比較器５に送られる。比較器４では減算結果１０
２と判定条件切り換え器３で選択されたしきい値レベル
Ｖｔｈ１０３とが比較され、比較器５では減算結果１０
２とグランドレベル１０４とが比較される。その後、ピ
ーク検出判定回路６では、比較器４の比較結果１０５と
比較器５の比較結果１０６から、入力されたサンプリン
グデータがピークであるか否かの判定を行い、その判定
結果を復号メモリ部１０に送る。また、ピーク極性判定
回路７では、比較器５の比較結果１０６とピーク極性ホ
ールド回路８でホールドされたピーク極性パルス１０８
から、入力されたサンプリングデータの極性が過去のピ
ークデータの極性と比較して逆極性か同極性かを判定
し、その判定結果を極性判定信号切り換え器９を介して
復号メモリ部１０に送る。復号メモリ部１０は、それぞ
れの判定結果を処理して弁別結果を出力する。なお、サ
ンプル／ホールド回路１やピーク極性ホールド回路８の
ホールドタイミング、及び極性判定信号切り換え器９の
切り換えは、ピーク検出判定回路６からのピーク検出判
定パルス１０７で制御され、判定条件切り換え器３の切
り換えは、ピーク極性ホールド回路８からのピーク極性
パルス１０８で制御される。
【０００４】
【発明が解決しようとする課題】従来技術で、ピーク検
出判定パルス１０７で形成される制御ループ（サンプル
／ホールド回路１、演算器２、比較器４あるいは比較器
５、ピーク検出判定回路６）やピーク極性パルス１０８
で形成される制御ループ（ピーク極性ホールド回路８、
判定条件切り換え器３、比較器４、ピーク検出判定回路
６）は、サンプリング毎（１クロック）に動作を繰り返
さなければならない。また、ループ内で動作するサンプ
ル／ホールド回路１、演算器２、比較器４、比較器５、
ピーク極性ホールド回路８の動作速度は、他の回路と比
較して遅い。さらに、ループ動作にはパイプライン処理
による高速化手法が使えないことから、従来技術におけ
る高速転送の実現は困難である。
出判定パルス１０７で形成される制御ループ（サンプル
／ホールド回路１、演算器２、比較器４あるいは比較器
５、ピーク検出判定回路６）やピーク極性パルス１０８
で形成される制御ループ（ピーク極性ホールド回路８、
判定条件切り換え器３、比較器４、ピーク検出判定回路
６）は、サンプリング毎（１クロック）に動作を繰り返
さなければならない。また、ループ内で動作するサンプ
ル／ホールド回路１、演算器２、比較器４、比較器５、
ピーク極性ホールド回路８の動作速度は、他の回路と比
較して遅い。さらに、ループ動作にはパイプライン処理
による高速化手法が使えないことから、従来技術におけ
る高速転送の実現は困難である。
【０００５】本発明の目的は、制御ループの高速処理化
を図ることにより高速転送可能なビタビ式データ弁別器
を提供することである。
を図ることにより高速転送可能なビタビ式データ弁別器
を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、制御ループ内にあるサンプル／ホールド回路（Ｓ／
Ｈ）とピーク極性ホールド回路をループの外で動作さ
せ、比較器の後に高負荷駆動用のフリップ／フロップを
設けたものである。また、演算器をサンプル／ホールド
回路の前に移動したものである。さらに、比較器を図４
に示すような従来の構成から図５に示すような比較判定
に必要なビットのみを出力する構成にし、動作速度の向
上を図ったものである。
に、制御ループ内にあるサンプル／ホールド回路（Ｓ／
Ｈ）とピーク極性ホールド回路をループの外で動作さ
せ、比較器の後に高負荷駆動用のフリップ／フロップを
設けたものである。また、演算器をサンプル／ホールド
回路の前に移動したものである。さらに、比較器を図４
に示すような従来の構成から図５に示すような比較判定
に必要なビットのみを出力する構成にし、動作速度の向
上を図ったものである。
【０００７】
【作用】本発明によれば、制御ループの高速処理化に影
響を及ぼすサンプル／ホールド回路やピーク極性ホール
ド回路は、ループの外で動作させることにより解消され
る。また、比較器の後に高負荷駆動用のフリップ／フロ
ップを設けることにより、比較器の出力負荷は減少し、
動作速度は従来のものと比較して向上する。さらに、サ
ンプル／ホールド回路の前に演算器を移動させることに
より、演算器も制御ループの外で動作することになる。
こうして、制御ループ内の構成は簡易なものとなり、ま
た比較器の動作速度が向上するので、制御ループの高速
処理化が可能になる。
響を及ぼすサンプル／ホールド回路やピーク極性ホール
ド回路は、ループの外で動作させることにより解消され
る。また、比較器の後に高負荷駆動用のフリップ／フロ
ップを設けることにより、比較器の出力負荷は減少し、
動作速度は従来のものと比較して向上する。さらに、サ
ンプル／ホールド回路の前に演算器を移動させることに
より、演算器も制御ループの外で動作することになる。
こうして、制御ループ内の構成は簡易なものとなり、ま
た比較器の動作速度が向上するので、制御ループの高速
処理化が可能になる。
【０００８】
【実施例】以下、本発明の実施例を図１と図２により説
明する。
明する。
【０００９】図１のビタビ式データ弁別器は、演算器１
１、演算器１２、サンプル／ホールド回路１３〜１８、
判定条件切り換え器１９、判定条件切り換え器２０、比
較器４、比較器５、フリップ／フロップ２１、フリップ
／フロップ２２、ピーク検出判定回路６、ピーク極性判
定回路７、ピーク極性ホールド回路８、復号メモリ部１
０で構成される。
１、演算器１２、サンプル／ホールド回路１３〜１８、
判定条件切り換え器１９、判定条件切り換え器２０、比
較器４、比較器５、フリップ／フロップ２１、フリップ
／フロップ２２、ピーク検出判定回路６、ピーク極性判
定回路７、ピーク極性ホールド回路８、復号メモリ部１
０で構成される。
【００１０】次に、このビタビ式データ弁別器の弁別動
作について説明する。ビタビ式データ弁別器に入力され
たサンプリングデータは、同じく回路に入力されたしき
い値レベルＶｔｈと演算器１１では加算され、演算器１
２では減算される。演算器１１での加算結果２０１はサ
ンプル／ホールド回路１４、演算器１２での減算結果２
０２はサンプル／ホールド回路１７にそれぞれホールド
され、入力サンプリングデータはサンプル／ホールド回
路１５とサンプル／ホールド回路１６にそれぞれホール
ドされる。また、サンプル／ホールド回路１３は判定条
件切り換え器１９からの比較データ２０３をホールド
し、サンプル／ホールド回路１８は判定条件切り換え器
２０からの比較データ２０４をホールドする。サンプル
／ホールド回路（１３〜１５）でそれぞれホールドされ
たデータは、判定条件切り換え器１９で適切な比較デー
タ２０３として選択され、サンプル／ホールド回路（１
６〜１８）でそれぞれホールドされたデータは、判定条
件切り換え器２０で適切な比較データ２０４として選択
される。比較データ２０３と比較データ２０４はそれぞ
れ比較器４、比較器５で入力サンプリングデータと比較
され、フリップ／フロップ２１とフリップ／フロップ２
２にホールドされる。ホールド後の動作内容は従来と同
様でピーク検出判定回路６とピーク極性判定回路７を介
して復号メモリ部１０に送られ、弁別結果を出力する。
ただし、ピーク極性ホールド回路８への入力はピーク極
性判定回路７を介して送られる。なお、判定条件切り換
え器１９や判定条件切り換え器２０の切り換えは、ピー
ク検出判定回路６からのピーク検出判定パルス１０７と
フリップ／フロップ２１からのピーク極性パルス２０
５、及びフリップ／フロップ２２からのピーク極性パル
ス２０６で制御される。
作について説明する。ビタビ式データ弁別器に入力され
たサンプリングデータは、同じく回路に入力されたしき
い値レベルＶｔｈと演算器１１では加算され、演算器１
２では減算される。演算器１１での加算結果２０１はサ
ンプル／ホールド回路１４、演算器１２での減算結果２
０２はサンプル／ホールド回路１７にそれぞれホールド
され、入力サンプリングデータはサンプル／ホールド回
路１５とサンプル／ホールド回路１６にそれぞれホール
ドされる。また、サンプル／ホールド回路１３は判定条
件切り換え器１９からの比較データ２０３をホールド
し、サンプル／ホールド回路１８は判定条件切り換え器
２０からの比較データ２０４をホールドする。サンプル
／ホールド回路（１３〜１５）でそれぞれホールドされ
たデータは、判定条件切り換え器１９で適切な比較デー
タ２０３として選択され、サンプル／ホールド回路（１
６〜１８）でそれぞれホールドされたデータは、判定条
件切り換え器２０で適切な比較データ２０４として選択
される。比較データ２０３と比較データ２０４はそれぞ
れ比較器４、比較器５で入力サンプリングデータと比較
され、フリップ／フロップ２１とフリップ／フロップ２
２にホールドされる。ホールド後の動作内容は従来と同
様でピーク検出判定回路６とピーク極性判定回路７を介
して復号メモリ部１０に送られ、弁別結果を出力する。
ただし、ピーク極性ホールド回路８への入力はピーク極
性判定回路７を介して送られる。なお、判定条件切り換
え器１９や判定条件切り換え器２０の切り換えは、ピー
ク検出判定回路６からのピーク検出判定パルス１０７と
フリップ／フロップ２１からのピーク極性パルス２０
５、及びフリップ／フロップ２２からのピーク極性パル
ス２０６で制御される。
【００１１】本実施例によれば、ピーク検出判定パルス
１０７で形成される制御ループ（フリップ／フロップ２
１、ピーク検出判定回路６、判定条件切り換え器１９、
比較器４）やピーク極性パルス２０５で形成される制御
ループ（フリップ／フロップ２１、判定条件切り換え器
１９、比較器４）やピーク極性パルス２０６で形成され
る制御ループ（フリップ／フロップ２２、判定条件切り
換え器２０、比較器５）内の構成は簡易なものとなって
いる。また、本実施例の比較器には図５に示すような比
較判定ビットのみを出力する構成を使用し、動作速度の
向上を図っている。ただし、本比較器は７ビット構成の
場合であるが、７ビットに限らず一般的に適用できる。
１０７で形成される制御ループ（フリップ／フロップ２
１、ピーク検出判定回路６、判定条件切り換え器１９、
比較器４）やピーク極性パルス２０５で形成される制御
ループ（フリップ／フロップ２１、判定条件切り換え器
１９、比較器４）やピーク極性パルス２０６で形成され
る制御ループ（フリップ／フロップ２２、判定条件切り
換え器２０、比較器５）内の構成は簡易なものとなって
いる。また、本実施例の比較器には図５に示すような比
較判定ビットのみを出力する構成を使用し、動作速度の
向上を図っている。ただし、本比較器は７ビット構成の
場合であるが、７ビットに限らず一般的に適用できる。
【００１２】図２は本発明によるビタビ式データ弁別器
の他の構成の一実施例である。図２の回路構成は、図１
のフリップ／フロップ２１やフリップ／フロップ２２を
ピーク検出判定パルス１０７やピーク極性パルス２０５
やピーク極性パルス２０６のような制御パルスの途中に
設けたものである。本構成のように、制御ループ内に設
けるフリップ／フロップの位置を限定しない実施例もあ
る。
の他の構成の一実施例である。図２の回路構成は、図１
のフリップ／フロップ２１やフリップ／フロップ２２を
ピーク検出判定パルス１０７やピーク極性パルス２０５
やピーク極性パルス２０６のような制御パルスの途中に
設けたものである。本構成のように、制御ループ内に設
けるフリップ／フロップの位置を限定しない実施例もあ
る。
【００１３】
【発明の効果】本発明によれば、制御ループ内の構成が
簡易なものとなり、また比較器の動作速度が向上するの
で、制御ループの高速処理化が可能になる。よって、高
速転送可能なビタビ式データ弁別器を実現することがで
きる。
簡易なものとなり、また比較器の動作速度が向上するの
で、制御ループの高速処理化が可能になる。よって、高
速転送可能なビタビ式データ弁別器を実現することがで
きる。
【図１】本発明の実施例１のブロック図。
【図２】本発明の実施例２のブロック図。
【図３】従来のビタビ式データ弁別器の一実施例のブロ
ック図。
ック図。
【図４】従来の比較器のブロック図。
【図５】高速用比較器のブロック図。
４、５…比較器、 ６…ピーク検出判定回路、 ７…ピーク極性判定回路、 ８…ピーク極性ホールド回路、 １０…復号メモリ部、 １１、１２…演算器、 １３〜１８…サンプル／ホールド回路、 １９、２０…判定条件切り換え器、 ２１、２２…フリップ／フロップ、 １０７…ピーク検出判定パルス、 ２０３、２０４…比較データ、 ２０５、２０６…ピーク極性パルス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下川 龍志 東京都小平市上水本町五丁目20番１号株式 会社日立製作所半導体事業部内
Claims (5)
- 【請求項１】制御ループの外にサンプル／ホールド回路
とピーク極性ホールド回路と演算器を備え、ループ内に
高負荷駆動用のフリップ／フロップを設けたことを特徴
とするビタビ式データ弁別器。 - 【請求項２】請求項１に記載の前記演算器は、前記サン
プル／ホールド回路の前で演算するビタビ式データ弁別
器。 - 【請求項３】請求項１に記載の前記フリップ／フロップ
は、前記制御ループ内にある比較器の後に設けたビタビ
式データ弁別器。 - 【請求項４】請求項１に記載の前記フリップ／フロップ
は、制御パルスの途中に設けたビタビ式データ弁別器。 - 【請求項５】前記制御ループ内の比較器を比較判定に必
要なビットのみを出力する構成にした請求項１に記載の
ビタビ式データ弁別器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18382095A JPH0936754A (ja) | 1995-07-20 | 1995-07-20 | ビタビ式データ弁別器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18382095A JPH0936754A (ja) | 1995-07-20 | 1995-07-20 | ビタビ式データ弁別器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936754A true JPH0936754A (ja) | 1997-02-07 |
Family
ID=16142433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18382095A Pending JPH0936754A (ja) | 1995-07-20 | 1995-07-20 | ビタビ式データ弁別器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343105B1 (en) | 1997-06-10 | 2002-01-29 | Nec Corporation | Viterbi decoder |
-
1995
- 1995-07-20 JP JP18382095A patent/JPH0936754A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343105B1 (en) | 1997-06-10 | 2002-01-29 | Nec Corporation | Viterbi decoder |
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