KR960028395A

KR960028395A - 펑쳐드 부호화 회로

Info

Publication number: KR960028395A
Application number: KR1019940033331A
Authority: KR
Inventors: 정권술
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1994-12-08
Filing date: 1994-12-08
Publication date: 1996-07-22

Abstract

본 발명은 디지탈 영상데이타의 전송에 관한 것으로, 특히 비터비 복호(Viterbi Decoding)에 대응되는 펑쳐드 부호화 회로(Puncntureol Coding Circuit)에서 회로의 구성을 단순화하고 데이타 처리속도를 향상시키는데 적당하도록 한 펑쳐드 부호화 회로에 관한 것이다.

상기와 같은 본 발명의 펑쳐드 부호화 회로는 입력 데이타(ID)를 컨벌루션 부호화시켜 입력 클럭 신호(INCLK)에 동기화된 PD와 QD를 출력하는 컨벌루션 부호화 회로와, 입력 클럭 신호(INCLK)에 동기화된 비트 소거 선택 신호(SEL)를 출력하는 소거 패턴 메모리와, 상기 컨벌루션 부호화 회로의 출력신호 PD와 QD를 각각 다른 경로로 입력시켜 상기의 비트 소거 선택 신호(SEL)에 의해 스위칭되어 각각의 신호(DA)(DB)를 출력하는 제1, 2선택 회로와, 상기 소거패턴 메모리의 비트소거 선택신호(SEL)를 1클럭 지연시켜 출력하는 제1플립플롭과, 상기 제1플립플롭의 출력신호를 다시 1클럭 지연시켜 출력하는 제2플립플롭과, 상기 제1플립플롭의 인에이블 제어신호와 제2선택회로의 출력신호(DB)를 입력으로 하여 펑쳐드된 데이타(SELD B)를 출력하는 제2래치부와, 상기 제2플립플롭의 인에이블 제어신호와 제1선택회로의 출력신호(DA)를 입력으로하여 펑쳐드된 데이타(SELD A)를 출력하는 제1래치부와, 반전된 입력클럭신호(INCLK)와 제1플립플롭의 인에이블 제어신호를 논리연산하여 쓰기제어신호(WR)를 출력하는 AND 게이트와, 상기 제1, 2래치부의 출력신호(SELD A)(SELD B)를 각각 입력하여 상기 쓰기제어신호(WR) 및 출력클럭신호(OUTCLK)에 의한 읽기제어신호(RD)에 의해 순차적으로 I.Q의 두신호를 출력하는 FIFO 수단부를 포함하여 구성된 것이다.

Description

펑쳐드 부호화 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제8도는 본 발명의 펑쳐드 부호화 회로를 나타낸 구성블럭도, 제9도는 본 발명의 펑쳐드 부호화 클럭 타이밍도, 제10도는 본 발명에 따른 펑쳐드 부호화의 입출력 데이타의 관계를 나타낸 과정도.

Claims

입력 데이타(ID)를 컨벌루션 부호화시켜 입력 클럭 신호(INCLK)에 동기화된 PD와, QD를 출력하는 컨벌루션 부호화 회로와, 입력 클럭 신호(INCLK)에 동기화된 비트 소거 선택 신호(SEL)를 출력하는 소거 패턴 메모리와, 상기 컨벌루션 부호화 회로의 출력신호 PD와 QD를 각각 다른 경로로 입력시켜 상기의 비트 소거 선택 신호(SEL)에 의해 스위칭되어 각각의 신호(DA)(DB)를 출력하는 제1, 2선택 회로와, 상기 소거패턴 메모리의 비트소거 선택신호(SEL)를 1클럭 지연시켜 출력하는 제1플립플롭과, 상기 제1플립플롭의 출력신호를 다시 1클럭 지연시켜 출력하는 제2플립플롭과, 상기 제1플립플롭의 인에이블 제어신호와 제2선택회로의 출력신호(DB)를 입력으로하여 펑쳐드된 데이타(SELD B)를 출력하는 제2래치부와, 상기 제2플립플롭의 인에이블 제어신호와 제1선택회로의 출력신호(DA)를 입력으로하여 펑쳐드된 데이타(SELD A)를 출력하는 제1래치부와, 반전된 입력클럭신호(INCLK)와 제1플립플롭의 인에이블 제어신호를 논리연산하여 쓰기제어신호(WR)를 출력하는 AND 게이트와, 상기 제1, 2래치부의 출력신호(SELD A)(SELD B)를 각각 입력하여 상기 쓰기제어신호(WR) 및 출력클럭신호(OUTCLK)에 의한 읽기제어신호(RD)에 의해 순차적으로 I.Q의 두신호를 출력하는 FIFO 수단부를 포함하여 구성됨을 특징으로 하는 펑쳐드 부호화 회로.
제1항에 있어서, 컨벌루션 부호화 회로는 입력데이타(ID)에 대해 1/2의 부호화율을 갖는 것을 특징으로 하는 펑쳐드 부호화 회로.
제1항에 있어서, 제1선택회로에는 PD 신호가 HIGH 단자로, QD신호가 LOW 단자로 입력되는 것을 특징으로 하는 펑쳐드 부호화 회로.
제1항에 있어서, 제2선택회로에는 QD 신호가 HIGH 단자로, PD신호가 LOW 단자로 입력되는 것을 특징으로 하는 펑쳐드 부호화 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.