KR910021048A - Pcm 디코더의 데이터 다수결 판정 회로 - Google Patents

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KR910021048A
KR910021048A KR1019900006790A KR900006790A KR910021048A KR 910021048 A KR910021048 A KR 910021048A KR 1019900006790 A KR1019900006790 A KR 1019900006790A KR 900006790 A KR900006790 A KR 900006790A KR 910021048 A KR910021048 A KR 910021048A
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Application number
KR1019900006790A
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Inventor
권희성
Original Assignee
강진구
삼성전자 주식회사
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00Conversion of analogue values to or from differential modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Logic Circuits (AREA)
  • Error Detection And Correction (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Abstract

내용 없음

Description

PCM 디코더의 데이터 다수결 판정 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 회로도.
제2도는 본 발명에 따른 제1도의 동작 타이밍도.
제3도는 본 발명에 따른 프레임의 구성도.

Claims (4)

  1. PCM 디코더의 데이터 다수결 판정 회로에 있어서, 프레임의 전송 데이터를 직렬로 입력하고 소정 주기의 클럭 신호에 의해 시프트 출력하는 제어비트 시프트부(10)와, 상기 제어비트 시프트부(10)에 클럭 신호를 인가하여 제어비트를 시프트 출력시키기 위한 클럭 발생부(20)와, 상기 제어비트 시프트부(10)의 시프트 출력 데이터를 다수결 판정하여 제어비트 데이터의 수신에러를 방지하는 다수결 판정부(30)와, 상기 다수결 판정부(30)의 다수결 판정을 소정의 프레임마다 행계하는 프레임 카운터부(40)로 구성됨을 특징으로 하는 다수결 판정 회로.
  2. 제1항에 있어서, 제어비트 시프트부(10)가 시프트 레지스터(SR1)의 출력단(QH)에 시프트 레지스터(SR2)의 입력단(20A)을 연거하고, 상기 시프트 레지스터(SR1-SR2)의 클럭단(CK)에 공통으로 상기 클럭발생부(20)의 7입력낸드게이트(NAN1)의 출력단(20K)을 접속하도록 구성함을 특징으로 하는 PCM 디코더의 데이터 다수결 판정회로.
  3. 제1항에 있어서, 다수결 판정부(30)가 다수의 시프트레지스터(SR3-SR18) 및 다수의 앤드게이트(AND1-AND16)로 구성함을 특징으로 하는 PCM 디코더의 데이터 다수결 판정회로.
  4. 제1항에 있어서, 프레임 카운터부(40)의 출력단(22)이 상기 시프트 레지스터(SR3-SR18)의 각각의 클리어단(CL)에 접속하여 구성함을 특징으로 하는 PCM 디코더의 데이터 다수결 판정회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900006790A 1990-05-12 1990-05-12 Pcm 디코더의 데이터 다수결 판정 회로 KR910021048A (ko)

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KR100293280B1 (ko) * 1998-07-01 2001-07-12 정용문 코너리플렉션안테나

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