JPH05300103A - Ｐｃｍデコーダーのデータ多数決判定回路 - Google Patents
Ｐｃｍデコーダーのデータ多数決判定回路Info
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- JPH05300103A JPH05300103A JP3060449A JP6044991A JPH05300103A JP H05300103 A JPH05300103 A JP H05300103A JP 3060449 A JP3060449 A JP 3060449A JP 6044991 A JP6044991 A JP 6044991A JP H05300103 A JPH05300103 A JP H05300103A
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- JP
- Japan
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- data
- majority decision
- shift
- control bit
- majority
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
Abstract
(57)【要約】
【構成】 ＰＣＭ伝送システムにおける伝送モードを規
定する制御ビットをエラーから保護するためのＰＣＭデ
コーダーの判定回路であって、上記ＰＣＭデコーダーの
判定回路はフレームの伝送データを直列に入力して所定
周期のクロック信号によってシフト出力する制御ビット
シフトと、上記制御ビットシフトがフレーム伝送データ
中のビットをシフト出力しうるように上記クロック信号
を印加するクロック発生部と、上記シフトデータを多数
決判定して上記ビットデータの受信エラーを防止するた
めの多数決判定部及び上記多数決判定部の多数決判定を
所定フレームごとに遂行させるようにするためのフレー
ムカウントとよりなる。 【効果】 上記ＰＣＭのデコーダーのデータ多数決判定
の結果をもって、上記伝送データ中の制御ビットのデー
タを受信エラーから防止することができる。
定する制御ビットをエラーから保護するためのＰＣＭデ
コーダーの判定回路であって、上記ＰＣＭデコーダーの
判定回路はフレームの伝送データを直列に入力して所定
周期のクロック信号によってシフト出力する制御ビット
シフトと、上記制御ビットシフトがフレーム伝送データ
中のビットをシフト出力しうるように上記クロック信号
を印加するクロック発生部と、上記シフトデータを多数
決判定して上記ビットデータの受信エラーを防止するた
めの多数決判定部及び上記多数決判定部の多数決判定を
所定フレームごとに遂行させるようにするためのフレー
ムカウントとよりなる。 【効果】 上記ＰＣＭのデコーダーのデータ多数決判定
の結果をもって、上記伝送データ中の制御ビットのデー
タを受信エラーから防止することができる。
Description
【０００１】
【産業上の利用分野】本発明はパルスコード変調（ＰＣ
Ｍ）デコーダーのデータ多数決判定回路に関するもの
で、特にＰＣＭ音声伝送システムから伝送される伝送モ
ードを規定する制御ビットをエラーから保護するための
ＰＣＭデコーダーのデータ多数決判定回路に関するもの
である。
Ｍ）デコーダーのデータ多数決判定回路に関するもの
で、特にＰＣＭ音声伝送システムから伝送される伝送モ
ードを規定する制御ビットをエラーから保護するための
ＰＣＭデコーダーのデータ多数決判定回路に関するもの
である。
【０００２】
【従来の技術】一般的に上記ＰＣＭ音声伝送システムで
伝送される音声情報の１フレームの期間は１ｍｓであ
り、上記１フレームの総ビット数は２０４８ビットであ
る。上記１フレームの２０４８ビットの中で伝送のモー
ドを規定する制御ビットは１６ビットで割当てられて上
記フレームに載せてある音声情報のモードを音声受信シ
ステムに知らせる。
伝送される音声情報の１フレームの期間は１ｍｓであ
り、上記１フレームの総ビット数は２０４８ビットであ
る。上記１フレームの２０４８ビットの中で伝送のモー
ドを規定する制御ビットは１６ビットで割当てられて上
記フレームに載せてある音声情報のモードを音声受信シ
ステムに知らせる。
【０００３】例えば、該当フレームの音声伝送データが
モノラル（モノ）伝送，ステレオ伝送，音声出力抑圧
（ミュート）伝送，音声出力解除伝送，モノ１チャンネ
ルのみの伝送，モノ２チャンネルの伝送，音声以外の信
号伝送等である場合に上記割当された制御ビット上に該
当モードデータを載せて伝送すると、受信側（デコー
ダ）からは上記制御ビットの該当モードデータによって
上記音声情報を受信する。しかし、上記フレームに載せ
てある伝送データは伝送チャンネルから発生されるチャ
ンネルノイズによってときどき受信エラーを誘発させ
る。
モノラル（モノ）伝送，ステレオ伝送，音声出力抑圧
（ミュート）伝送，音声出力解除伝送，モノ１チャンネ
ルのみの伝送，モノ２チャンネルの伝送，音声以外の信
号伝送等である場合に上記割当された制御ビット上に該
当モードデータを載せて伝送すると、受信側（デコー
ダ）からは上記制御ビットの該当モードデータによって
上記音声情報を受信する。しかし、上記フレームに載せ
てある伝送データは伝送チャンネルから発生されるチャ
ンネルノイズによってときどき受信エラーを誘発させ
る。
【０００４】特に上記伝送データの中でも伝送モードを
載せてある制御ビットの受信エラーは深刻な問題点を惹
起させる。なぜなら上記制御ビットのエラーは受信モー
ドのエラーを発生させるためである。
載せてある制御ビットの受信エラーは深刻な問題点を惹
起させる。なぜなら上記制御ビットのエラーは受信モー
ドのエラーを発生させるためである。
【０００５】例えばステレオ伝送オーディオを上記制御
ビットのエラーによってモノモードで受信する場合最適
のオーディオを聴取することができないことは自明であ
る。従って上記制御ビットのエラーを防止するための改
善された技術が切実に要求される。
ビットのエラーによってモノモードで受信する場合最適
のオーディオを聴取することができないことは自明であ
る。従って上記制御ビットのエラーを防止するための改
善された技術が切実に要求される。
【０００６】
【発明が解決しようとする課題】本発明の目的はＰＣＭ
音声伝送システムに伝送モードを規定する制御ビットを
エラーから保護するためのＰＣＭデコーダーのデータ多
数決判定回路を提供することにある。
音声伝送システムに伝送モードを規定する制御ビットを
エラーから保護するためのＰＣＭデコーダーのデータ多
数決判定回路を提供することにある。
【０００７】本発明の他の目的は正確な制御信号を受信
して最適のオーディオを聴取しうるようにするためのＰ
ＣＭデコーダーのデータ多数決判定回路を提供すること
にある。
して最適のオーディオを聴取しうるようにするためのＰ
ＣＭデコーダーのデータ多数決判定回路を提供すること
にある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明はフレーム伝送データを直列に入力して所定
周期のクロック信号によってシフト出力する制御ビット
シフト、そして上記制御ビットシフトがフレーム伝送デ
ータ中の制御ビットをシフト出力しうるように上記クロ
ック信号を印加するクロック発生部、上記シフトデータ
を多数決判定して上記制御ビットデータの受信エラーを
防止するための多数決判定部、上記多数決判定部の多数
決判定を所定周期ごとに遂行させるようにするためのフ
レームカウントとから構成される。
めの本発明はフレーム伝送データを直列に入力して所定
周期のクロック信号によってシフト出力する制御ビット
シフト、そして上記制御ビットシフトがフレーム伝送デ
ータ中の制御ビットをシフト出力しうるように上記クロ
ック信号を印加するクロック発生部、上記シフトデータ
を多数決判定して上記制御ビットデータの受信エラーを
防止するための多数決判定部、上記多数決判定部の多数
決判定を所定周期ごとに遂行させるようにするためのフ
レームカウントとから構成される。
【０００９】本発明により、上記フレーム伝送データ中
の制御ビットのデータは上記多数決判定回路によって多
数決判定されて受信エラーが構成される。
の制御ビットのデータは上記多数決判定回路によって多
数決判定されて受信エラーが構成される。
【００１０】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。
明する。
【００１１】図１は本発明による回路図であって、フレ
ームの伝送データを直列に入力する入力端１０Ａ及び出
力端ＱＡ−ＱＨをもつシフトレジスターＳＲ１と、上記
シフトレジスターＳＲ１の出力端ＱＨに伝送データ入力
端２０Ａを連結して出力端ＱＡ−ＱＨにシフトするシフ
トレジスターＳＲ２で構成されて上記シフトレジスター
ＳＲ１−ＳＲ２の制御ビットデータを出力させる制御ビ
ットシフト部１０と、上記制御ビットシフト部１０内の
シフトレジスターＳＲ１−ＳＲ２のクロック端ＣＫにＮ
ＡＮＤゲートＮＡＮ１の出力端２０Ｋを連結して上記制
御ビットシフト部１０に制御ビットデータを入力させる
ためのクロック信号は印加する７入力Ａ５−Ａ１０，Ｃ
ＫＡ，ＮＡＮＤゲートＮＡＮ１とから構成されたクロッ
ク発生部２０と、１６ビットの制御ビットを多数決判定
するための複数の判定ブロックとから構成され一つの判
定ブロックは一つのシフトレジスターと一つのＡＮＤゲ
ートをもつが、上記制御ビットシフト部１０のシフトレ
ジスターＳＲ１の出力端ＱＡをＡＮＤゲートＡＮＤ１の
一側入力端に連結し所定の周期にクロッキングされるＡ
１０のクロックを上記ＡＮＤゲートＡＮＤ１の他側入力
端に連結して上記ＡＮＤゲートＡＮＤ１のＡＮＤ出力を
シフトレジスターＳＲ３のクロック端ＣＫに接続し上記
シフトレジスターＳＲ３直列入力端Ａは電源電圧Ｖｃｃ
を印加して、上記シフトレジスターＳＲ３の出力端３Ｑ
Ｈに出力する多数決判定ブロック３Ｐ及び上記多数決判
定ブロック３Ｐのような複数の多数決判定ブロック３ａ
−３ｏとから構成されてある多数決判定部３０と、上記
多数決判定部３０の多数決判定を所定のフレームごとに
実施するために各シフトレジスターＳＲ３−ＳＲ１８の
クリアー端ＣＬをクリアーさせるためのフレームカウン
ター部４０とから構成されてある。
ームの伝送データを直列に入力する入力端１０Ａ及び出
力端ＱＡ−ＱＨをもつシフトレジスターＳＲ１と、上記
シフトレジスターＳＲ１の出力端ＱＨに伝送データ入力
端２０Ａを連結して出力端ＱＡ−ＱＨにシフトするシフ
トレジスターＳＲ２で構成されて上記シフトレジスター
ＳＲ１−ＳＲ２の制御ビットデータを出力させる制御ビ
ットシフト部１０と、上記制御ビットシフト部１０内の
シフトレジスターＳＲ１−ＳＲ２のクロック端ＣＫにＮ
ＡＮＤゲートＮＡＮ１の出力端２０Ｋを連結して上記制
御ビットシフト部１０に制御ビットデータを入力させる
ためのクロック信号は印加する７入力Ａ５−Ａ１０，Ｃ
ＫＡ，ＮＡＮＤゲートＮＡＮ１とから構成されたクロッ
ク発生部２０と、１６ビットの制御ビットを多数決判定
するための複数の判定ブロックとから構成され一つの判
定ブロックは一つのシフトレジスターと一つのＡＮＤゲ
ートをもつが、上記制御ビットシフト部１０のシフトレ
ジスターＳＲ１の出力端ＱＡをＡＮＤゲートＡＮＤ１の
一側入力端に連結し所定の周期にクロッキングされるＡ
１０のクロックを上記ＡＮＤゲートＡＮＤ１の他側入力
端に連結して上記ＡＮＤゲートＡＮＤ１のＡＮＤ出力を
シフトレジスターＳＲ３のクロック端ＣＫに接続し上記
シフトレジスターＳＲ３直列入力端Ａは電源電圧Ｖｃｃ
を印加して、上記シフトレジスターＳＲ３の出力端３Ｑ
Ｈに出力する多数決判定ブロック３Ｐ及び上記多数決判
定ブロック３Ｐのような複数の多数決判定ブロック３ａ
−３ｏとから構成されてある多数決判定部３０と、上記
多数決判定部３０の多数決判定を所定のフレームごとに
実施するために各シフトレジスターＳＲ３−ＳＲ１８の
クリアー端ＣＬをクリアーさせるためのフレームカウン
ター部４０とから構成されてある。
【００１２】図２乃至図４は本発明による図１の動作タ
イミング図であって、図２はＰＣＭデータとタイミング
信号との関係を示したもので、２ａは一フレームのビッ
トの構成を示したものであり、Ｔ１区間は同期ビット区
間であり、Ｔ２区間は制御ビットの区間を示したもので
ある。
イミング図であって、図２はＰＣＭデータとタイミング
信号との関係を示したもので、２ａは一フレームのビッ
トの構成を示したものであり、Ｔ１区間は同期ビット区
間であり、Ｔ２区間は制御ビットの区間を示したもので
ある。
【００１３】２ｂはＡ０のクロックを示したものであ
り、２ｃはＡ１のクロックを示したものであり、２ｄは
Ａ５のクロックを示したものであり、２ｅはＡ６のクロ
ックを示したものであり、２ｆはＡ７のクロックを示し
たものであり、２ｇはＡ８のクロックを示したものであ
り、２ｈはＡ９のクロックを示したものであり、２ｉは
Ａ１０のクロックを示したものである。
り、２ｃはＡ１のクロックを示したものであり、２ｄは
Ａ５のクロックを示したものであり、２ｅはＡ６のクロ
ックを示したものであり、２ｆはＡ７のクロックを示し
たものであり、２ｇはＡ８のクロックを示したものであ
り、２ｈはＡ９のクロックを示したものであり、２ｉは
Ａ１０のクロックを示したものである。
【００１４】図３はクロックＡ（ＣＫＡ）とＰＣＭデー
タビットとの関係を示したもので、２ｊはデータビット
を示したものであり、２ｋはＡ０のクロックを示したも
のであり、２ｌはクロックＡ（ＣＫＡ）を示したもので
ある。
タビットとの関係を示したもので、２ｊはデータビット
を示したものであり、２ｋはＡ０のクロックを示したも
のであり、２ｌはクロックＡ（ＣＫＡ）を示したもので
ある。
【００１５】図４は図１のクロック発生部２０の出力を
表示したもので、２ｍはクロック発生部２０のＮＡＮＤ
ゲートＮＡＮ１のタイミング信号を示したものである。
表示したもので、２ｍはクロック発生部２０のＮＡＮＤ
ゲートＮＡＮ１のタイミング信号を示したものである。
【００１６】図５及び図６は本発明によるフレームの構
造を示したもので、図５はＡモードの構成であって一フ
レームの総ビット数は２０４８であり、３１はフレーム
の同期ビットであり、３２は制御ビットであり、３３は
領域Ｒａｎｇｅビットである。
造を示したもので、図５はＡモードの構成であって一フ
レームの総ビット数は２０４８であり、３１はフレーム
の同期ビットであり、３２は制御ビットであり、３３は
領域Ｒａｎｇｅビットである。
【００１７】図６はＢモードの構成であって、一フレー
ムの総ビット数は２０４８ビットであり、３４はフレー
ムの同期ビットであり、３５は制御ビットであり、３６
は領域Ｒａｎｇｅビットであり、３７は独立データビッ
トである。
ムの総ビット数は２０４８ビットであり、３４はフレー
ムの同期ビットであり、３５は制御ビットであり、３６
は領域Ｒａｎｇｅビットであり、３７は独立データビッ
トである。
【００１８】図７及び図８は本発明による制御ビット構
成図であって、図７は１６ビットの制御内容を区分して
おり、第１ビットは伝送モードＡまたはＢによる制御を
するものであり、第２ビット及び第３ビットはＴＶ音声
による制御をするものであり、第４ビット及び第５ビッ
トは附加音声に対する制御をするものであり、第６ビッ
ト−第１５ビットは拡張ビットで現在未使用であり第１
６ビットは音声出力抑圧ミュートに対する制御をするも
のである。図８は制御ビットの符号による配分を示した
もので、第１制御ビットは伝送モードがＡであるかＢで
あるかを制御し、第２及び第３制御ビットはＴＶ音声用
モードを入力により制御し、第４及び第５制御ビットは
附加音声に対するモードを入力により制御し、第１６制
御ビットは入力が１であると音声出力をミュートし出力
が０であると音声出力を解除するものである。
成図であって、図７は１６ビットの制御内容を区分して
おり、第１ビットは伝送モードＡまたはＢによる制御を
するものであり、第２ビット及び第３ビットはＴＶ音声
による制御をするものであり、第４ビット及び第５ビッ
トは附加音声に対する制御をするものであり、第６ビッ
ト−第１５ビットは拡張ビットで現在未使用であり第１
６ビットは音声出力抑圧ミュートに対する制御をするも
のである。図８は制御ビットの符号による配分を示した
もので、第１制御ビットは伝送モードがＡであるかＢで
あるかを制御し、第２及び第３制御ビットはＴＶ音声用
モードを入力により制御し、第４及び第５制御ビットは
附加音声に対するモードを入力により制御し、第１６制
御ビットは入力が１であると音声出力をミュートし出力
が０であると音声出力を解除するものである。
【００１９】本発明の具体的一実施例を図１乃至図８を
参照して詳細に説明する。
参照して詳細に説明する。
【００２０】図１におけるクロック発生部２０のＮＡＮ
ＤゲートＮＡＮ１の出力は第２図の２Ｃの２ｍのように
フレームスタートから３２個のクロックが発生し残余期
間の間はハイ状態を継続維持してあるがこれは上記ＮＡ
ＮＤゲートＮＡＮ１の入力端Ａ５−ＣＫＡの入力が論理
乗されてＮＡＮＤ出力した結果である。
ＤゲートＮＡＮ１の出力は第２図の２Ｃの２ｍのように
フレームスタートから３２個のクロックが発生し残余期
間の間はハイ状態を継続維持してあるがこれは上記ＮＡ
ＮＤゲートＮＡＮ１の入力端Ａ５−ＣＫＡの入力が論理
乗されてＮＡＮＤ出力した結果である。
【００２１】上記ＮＡＮＤゲートＮＡＮ１の入力端Ａ５
−Ａ１０，ＣＫＡのソースは図示されていないクロック
ゼネレータで発生した周波数を分周期で所定分周して入
力したもので上記ＮＡＮＤゲート入力端Ａ５−Ａ１０，
ＣＫＡのタイミング信号は図２に示されている。上記Ｎ
ＡＮＤゲートＮＡＮ１の出力は図１の制御ビットシフト
部１０のシフトレジスターＳＲ１−ＳＲ２のクロック端
ＣＫに入力し、フレームのスタートから１６ビットのフ
レーム同期信号が上記シフトレジスターＳＲ１の入力端
１０Ａに入力される。ここで上記シフトレジスターＳＲ
１−ＳＲ２には１６ビットの同期信号が入っている。続
いて上記ＮＡＮＤゲートＮＡＮ１の１６個のクロックが
上記シフトレジスターＳＲ１−ＳＲ２のクロック端ＣＫ
に入力され１６ビットの制御ビットが上記シフトレジス
ターＳＲ１の入力端１０Ａに入力されると上記シフトレ
ジスターＳＲ１−ＳＲ２には１６ビットの同期信号はな
くなり、代りに１６ビットの制御ビットが入っている。
ここで上記１６ビットの同期信号は多数決判定部３０の
シフトレジスターＳＲ３−ＳＲ１８のクロック端ＣＫの
上記Ａ１０が“ロウ”であるので何等の影響を及ぼさな
い。
−Ａ１０，ＣＫＡのソースは図示されていないクロック
ゼネレータで発生した周波数を分周期で所定分周して入
力したもので上記ＮＡＮＤゲート入力端Ａ５−Ａ１０，
ＣＫＡのタイミング信号は図２に示されている。上記Ｎ
ＡＮＤゲートＮＡＮ１の出力は図１の制御ビットシフト
部１０のシフトレジスターＳＲ１−ＳＲ２のクロック端
ＣＫに入力し、フレームのスタートから１６ビットのフ
レーム同期信号が上記シフトレジスターＳＲ１の入力端
１０Ａに入力される。ここで上記シフトレジスターＳＲ
１−ＳＲ２には１６ビットの同期信号が入っている。続
いて上記ＮＡＮＤゲートＮＡＮ１の１６個のクロックが
上記シフトレジスターＳＲ１−ＳＲ２のクロック端ＣＫ
に入力され１６ビットの制御ビットが上記シフトレジス
ターＳＲ１の入力端１０Ａに入力されると上記シフトレ
ジスターＳＲ１−ＳＲ２には１６ビットの同期信号はな
くなり、代りに１６ビットの制御ビットが入っている。
ここで上記１６ビットの同期信号は多数決判定部３０の
シフトレジスターＳＲ３−ＳＲ１８のクロック端ＣＫの
上記Ａ１０が“ロウ”であるので何等の影響を及ぼさな
い。
【００２２】一方、上記シフトレジスターＳＲ１−ＳＲ
２に入力された１６ビットの制御ビットは２個群の出力
端ＱＡ−ＱＨに出力されて各々のＡＮＤゲートＡＮＤ１
−ＡＮＤ１６の一側入力端に入力されると同時に上記Ａ
１０が１／２フレーム以後から“ハイ”であるので多数
決判定部３０内の多数決判定ブロック３ａ−３ｐ各々の
シフトレジスターＳＲ３−ＳＲ１８のクロック端ＣＫに
入力するが上記シフトレジスターＳＲ３−ＳＲ１８の入
力端Ａは“ハイ”で固定されている。上記多数決判定部
３０は１６個の多数決判定ブロック３ａ−３ｐからなっ
ており、図１においては１個の判定ブロック３ｐのみを
図示し、残余は点線で示した。上述の制御ビットシフト
部１０のシフトレジスターＳＲ１の出力端ＱＡの出力は
図４により制御ビットの構成がミュート解除であると
“ロウ”でありミュート状態であると、“ハイ”である
のでミュート状態が出力される。ここで伝送される音声
データがミュート解除状態すなわち“ロウ”に伝送され
ると仮定すると、上記シフトレジスターＳＲ１の出力端
ＱＡで“ロウ”が出力され多数決判定ブロック３ＰのＡ
ＮＤゲートＡＮＤ１に入力しこのときのＡＮＤ出力は継
続“ロウ”になって上記判定ブロック３Ｐのクロック端
ＣＫは“ロウ”状態である。
２に入力された１６ビットの制御ビットは２個群の出力
端ＱＡ−ＱＨに出力されて各々のＡＮＤゲートＡＮＤ１
−ＡＮＤ１６の一側入力端に入力されると同時に上記Ａ
１０が１／２フレーム以後から“ハイ”であるので多数
決判定部３０内の多数決判定ブロック３ａ−３ｐ各々の
シフトレジスターＳＲ３−ＳＲ１８のクロック端ＣＫに
入力するが上記シフトレジスターＳＲ３−ＳＲ１８の入
力端Ａは“ハイ”で固定されている。上記多数決判定部
３０は１６個の多数決判定ブロック３ａ−３ｐからなっ
ており、図１においては１個の判定ブロック３ｐのみを
図示し、残余は点線で示した。上述の制御ビットシフト
部１０のシフトレジスターＳＲ１の出力端ＱＡの出力は
図４により制御ビットの構成がミュート解除であると
“ロウ”でありミュート状態であると、“ハイ”である
のでミュート状態が出力される。ここで伝送される音声
データがミュート解除状態すなわち“ロウ”に伝送され
ると仮定すると、上記シフトレジスターＳＲ１の出力端
ＱＡで“ロウ”が出力され多数決判定ブロック３ＰのＡ
ＮＤゲートＡＮＤ１に入力しこのときのＡＮＤ出力は継
続“ロウ”になって上記判定ブロック３Ｐのクロック端
ＣＫは“ロウ”状態である。
【００２３】また、上記多数決判定ブロック３Ｐのシフ
トレジスターＳＲ３の入力端Ａは“ハイ”で固定されて
あるが、上記クロック端ＣＫが“ロウ”であるので上記
シフトレジスターＳＲ３すべての出力は“ロウ”であ
り、従って上記シフトレジスターＳＲ３の最終出力端３
ＱＨは“ロウ”が出力される。このとき伝送時雑音が抱
合されてＰＣＭ伝送エラーが発生されると制御ビット中
の１６番目のビットは“ハイ”に受信される。
トレジスターＳＲ３の入力端Ａは“ハイ”で固定されて
あるが、上記クロック端ＣＫが“ロウ”であるので上記
シフトレジスターＳＲ３すべての出力は“ロウ”であ
り、従って上記シフトレジスターＳＲ３の最終出力端３
ＱＨは“ロウ”が出力される。このとき伝送時雑音が抱
合されてＰＣＭ伝送エラーが発生されると制御ビット中
の１６番目のビットは“ハイ”に受信される。
【００２４】上記のような状態で判定ブロック３ＰのＡ
ＮＤゲートＡＮＤ１の出力は上記Ａ１０のクロックとＡ
ＮＤ出力されるので“ロウ”から“ハイ”に変換され、
上記シフトレジスターＳＲ３の出力端３ＱＡに“ハイ”
を出力するが上記のシフトレジスターＳＲ３の最終出力
端３ＱＨは如何に“ロウ”状態を維持して出力するので
伝送エラーから保護する。
ＮＤゲートＡＮＤ１の出力は上記Ａ１０のクロックとＡ
ＮＤ出力されるので“ロウ”から“ハイ”に変換され、
上記シフトレジスターＳＲ３の出力端３ＱＡに“ハイ”
を出力するが上記のシフトレジスターＳＲ３の最終出力
端３ＱＨは如何に“ロウ”状態を維持して出力するので
伝送エラーから保護する。
【００２５】このような方法で１６フレームの期間の間
に制御ビットに７個のエラーが発生しても上記シフトレ
ジスターＳＲ３の最終出力端３ＱＨは“ロウ”であるの
で多数決判定結果はこれまた“ロウ”になる。
に制御ビットに７個のエラーが発生しても上記シフトレ
ジスターＳＲ３の最終出力端３ＱＨは“ロウ”であるの
で多数決判定結果はこれまた“ロウ”になる。
【００２６】ここで図１のフレームカウンター４０は４
ビットカウンターをもって１６フレームごとに多数決判
定を行なうようにして多数決判定期間が終了されると多
数決判定部３０の各々のシフトレジスターＳＲ３−ＳＲ
１８をクリアさせる。ＰＣＭ音声伝送方式で１６フレー
ム伝送途中に７個以上のエラーが発生する確立は殆どな
いし上述の一実施例の反対に伝送データが“ハイ”に伝
送されて“ロウ”に受信される場合にもエラーから保護
されることは明白である。
ビットカウンターをもって１６フレームごとに多数決判
定を行なうようにして多数決判定期間が終了されると多
数決判定部３０の各々のシフトレジスターＳＲ３−ＳＲ
１８をクリアさせる。ＰＣＭ音声伝送方式で１６フレー
ム伝送途中に７個以上のエラーが発生する確立は殆どな
いし上述の一実施例の反対に伝送データが“ハイ”に伝
送されて“ロウ”に受信される場合にもエラーから保護
されることは明白である。
【００２７】上述の動作の一実施例は多数決判定ブロッ
ク３Ｐについて説明したが、多数決判定部３０内の多数
決判定ブロック３ａ−３ｐで一緒に行なわれるので全体
の制御ビットデータ１６個ビットは多数決判定によって
伝送エラーからデータを保護する。
ク３Ｐについて説明したが、多数決判定部３０内の多数
決判定ブロック３ａ−３ｐで一緒に行なわれるので全体
の制御ビットデータ１６個ビットは多数決判定によって
伝送エラーからデータを保護する。
【００２８】
【発明の効果】したがって、本発明はＰＣＭデコーダー
にデータ多数決判定回路を具備して伝送される制御デー
タをエラーから保護して正確な制御信号を受信しうる利
点がある。
にデータ多数決判定回路を具備して伝送される制御デー
タをエラーから保護して正確な制御信号を受信しうる利
点がある。
【図１】図１は本発明による回路図である。
【図２】図２は本発明による図１の動作タイミング図で
ある。
ある。
【図３】本発明による図１の動作タイミング図である。
【図４】本発明による図１の動作タイミング図である。
【図５】本発明に適用されるフレームフォーマット図で
ある。
ある。
【図６】発明に適用されるフレームフォーマット図であ
る。
る。
【図７】本発明に適用されて上記図１を説明するための
制御符号の構成図である。
制御符号の構成図である。
【図８】本発明に適用されて上記図１を説明するための
制御符号の構成図である。
制御符号の構成図である。
３ａ〜３ｐ，３０ 多数決判定部 ３ＱＨ，２０ｋ，ＱＡ，〜ＱＨ 出力端 １０ 制御ビットシフト部 １０Ａ，２０Ａ，Ａ５〜Ａ１０，ＣＫＡ 入力端 ２０ クロック発生部 ３１，３４ 同期ビット ３２，３５ 制御ビット ３３，３６ 領域ビット ３７ 独データビット ４０ フレームカウンター ＡＮＤ１〜ＡＮＤ１６ ＡＮＤゲート ＣＫ クロック端 ＣＬ クリアー端 ＮＡＮ１ ＮＡＮＤゲート ＳＲ１〜ＳＲ１８ シフトレジスター Ｖｃｃ 電源電圧
Claims (6)
- 【請求項１】 ＰＣＭ音声伝送システムから伝送される
伝送モードを規定する制御ビットをエラーから保護する
ためのＰＣＭデコーダーのデータ多数決判定回路におい
て、 フレームの伝送モードを規定する伝送データを直列に入
力して所定周期の信号によって貯蔵しシフトするための
制御ビットシフト手段と；上記制御ビットシフト手段が
シフト動作を遂行しうるように上記所定周期の信号を印
加するためのクロック発生手段と；上記制御ビットシフ
ト手段から印加されるシフト出力データを多数決判定し
て上記伝送データの受信エラーを防止するための多数決
判定手段と；上記多数決判定手段の多数決判定を所定周
期ごとに遂行させるためのカウント手段を具備したこと
を特徴とするＰＣＭデコーダーのデータ多数決判定回
路。 - 【請求項２】 前記制御ビットシフト手段がフレームの
伝送モードを規定する伝送データを直列で入力し上記ク
ロック発生手段で印加されるクロック信号によって上記
伝送データを並列にシフト出力するための多数のシフト
レジスターで構成されることを特徴とする請求項１に記
載のＰＣＭデコーダーのデータ多数決判定回路。 - 【請求項３】 前記多数決手段が上記制御ビットシフト
手段から印加されるシフト出力データを各々所定クロッ
クとＡＮＤゲートするための多数のＡＮＤゲート、そし
て上記多数のＡＮＤゲートの出力を各々クロック端に入
力して上記シフト出力データを所定の周期ごとに多数決
判定するための多数のシフトレジスターで構成されるこ
とを特徴とする請求項１に記載のＰＣＭデコーダーのデ
ータ多数決判定回路。 - 【請求項４】 前記カウント手段が上記多数決判定手段
の多数決判定を所定周期ごとに遂行させるためにカウン
ト出力を上記多数のシフトレジスターのクリアー端に印
加することを特徴とする請求項３に記載のＰＣＭデコー
ダーのデータ多数決判定回路。 - 【請求項５】 前記カウント手段１６フレームごとに上
記カウント出力を提供することを特徴とする請求項４に
記載のＰＣＭデコーダーのデータ多数決判定回路。 - 【請求項６】 前記クロック発生手段が７入力ＮＡＮＤ
ゲートで構成されることを特徴とする請求項１に記載の
ＰＣＭデコーダーのデータ多数決判定回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900006790A KR910021048A (ko) | 1990-05-12 | 1990-05-12 | Pcm 디코더의 데이터 다수결 판정 회로 |
| KR6790/1990 | 1990-05-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300103A true JPH05300103A (ja) | 1993-11-12 |
Family
ID=19298976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3060449A Pending JPH05300103A (ja) | 1990-05-12 | 1991-03-25 | Ｐｃｍデコーダーのデータ多数決判定回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH05300103A (ja) |
| KR (1) | KR910021048A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293280B1 (ko) * | 1998-07-01 | 2001-07-12 | 정용문 | 코너리플렉션안테나 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160033A (ja) * | 1984-08-31 | 1986-03-27 | Matsushita Electric Ind Co Ltd | 直接衛星放送用ｐｃｍ信号受信装置 |
| JPS61194936A (ja) * | 1985-02-25 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 信号検出方式 |
-
1990
- 1990-05-12 KR KR1019900006790A patent/KR910021048A/ko not_active Application Discontinuation
-
1991
- 1991-03-25 JP JP3060449A patent/JPH05300103A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160033A (ja) * | 1984-08-31 | 1986-03-27 | Matsushita Electric Ind Co Ltd | 直接衛星放送用ｐｃｍ信号受信装置 |
| JPS61194936A (ja) * | 1985-02-25 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 信号検出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910021048A (ko) | 1991-12-20 |
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