JPS58222644A - 符号化回路 - Google Patents
符号化回路Info
- Publication number
- JPS58222644A JPS58222644A JP10636382A JP10636382A JPS58222644A JP S58222644 A JPS58222644 A JP S58222644A JP 10636382 A JP10636382 A JP 10636382A JP 10636382 A JP10636382 A JP 10636382A JP S58222644 A JPS58222644 A JP S58222644A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- output
- waveform
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａｌ 発明の技術分野
本発明は２値信号を伝送用２値信号に整形する符号化回
路に関す。
路に関す。
ｌｂｌ 技術の背景
２値信号の伝送に際し、′ｌ”レベＩしまたは“ｏ″レ
ベル淳続した同一符号のデータが存在するとき、２億信
号伝送系のＡＧＣ機能を働かせるため直流成分の伝送が
必要である。しかしデータ伝送路は交流会の伝送に適し
ているが直流成分の伝送には適していないのでその伝送
は一般に困難である。それ故２値信号の同一符号のデー
タが連続した場合障害との識別が困難となる。その解決
策として２億信号の同一符号が所定長以上連続したとき
所定長毎に逆極性のパルス【挿入して伝送し、伝送符号
を変化させて直流成分を少＜Ｌ、ＡＧｃや障害監視が容
易に出来るようにしている。
ベル淳続した同一符号のデータが存在するとき、２億信
号伝送系のＡＧＣ機能を働かせるため直流成分の伝送が
必要である。しかしデータ伝送路は交流会の伝送に適し
ているが直流成分の伝送には適していないのでその伝送
は一般に困難である。それ故２値信号の同一符号のデー
タが連続した場合障害との識別が困難となる。その解決
策として２億信号の同一符号が所定長以上連続したとき
所定長毎に逆極性のパルス【挿入して伝送し、伝送符号
を変化させて直流成分を少＜Ｌ、ＡＧｃや障害監視が容
易に出来るようにしている。
（Ｃ１従来技術と問題点
以下、第１図第２図を用いて従来の符号化回路！説明す
る。
る。
第１図は従来例の符号化回路を示す図である。
同図において、ｌは入力端子、２，６．７は遅延回路、
３１．１０は排他論理和回路（以下１ｉＸＯＲと記す）
、Ｒｐ６ ｔ ４ ＊ ８はインバータ、５．９はＡＮ
Ｄゲー１−．１１は出力端子である。
３１．１０は排他論理和回路（以下１ｉＸＯＲと記す）
、Ｒｐ６ ｔ ４ ＊ ８はインバータ、５．９はＡＮ
Ｄゲー１−．１１は出力端子である。
第２図は第１図の動作説明用のタイムチャートであシ、
囮図（ａｌ〜（ｉ）は夫々＃Ｉ１図ａ乃至１点の波形を
示す。
囮図（ａｌ〜（ｉ）は夫々＃Ｉ１図ａ乃至１点の波形を
示す。
第１図に？いて、入力端子ｌに入力された第２図＋１）
に示す同一符号の連続した２仮借号は遅延回路２にて、
２仮借号のパＩレス幅ＴＩ時間遅延され、その第２図（
ｂ）に示す遅延波形と第２図ｔａ＋に示す２仮借号はＥ
ＸＯＲ３ａに入力されて排他論理和がとられ為。このＥ
ＸＯＲ３ａの出力はインバータ３ｂに入力され、第２図
（ｃｌに示すように極性が反転されて出力される。この
インバータ３ｂの出力及びインバータ４の出力、すなわ
ち第２図（ｈ）の波形はＡＮＤゲート５に入力され第２
図ｆｄ＋に示すように整形される。このＡＮＤゲート５
の出力は遅延回路６にてＴ１時間遅延され、第２図ｔｅ
ｌに示す波形が整形される。この遅延回路６の出力は遅
延回路ざ ７にて゛ｒ８時間遅延した波形に整形され、ζらに、イ
ンバータ８にて反転され第２図（ｆｌに示す波形に整形
さる。該波形（ｆｌと前記の波形（ｅ）とはＡＮＤゲー
ト９に人力されて第２図ｔｇ＋に示す波形全出力する・ 前記の呵２図（ｂｌに示す波形と該波形（旙が唖の８１
０に入力され、第２図山に示すような連続した同一符号
の２値信号に該２仮借号のパ少ス幅Ｔ１よシ狭いパＩレ
ス幅Ｔ、のパーレスが挿入された波形に整形されるり かかる第２図山に示す符号は、ＡＧＣや障害監第３図に
示す如くインバータ１２−１．１２−２゜・・・・・・
１２−ｎが多数偶数個接続されて構成される。
に示す同一符号の連続した２仮借号は遅延回路２にて、
２仮借号のパＩレス幅ＴＩ時間遅延され、その第２図（
ｂ）に示す遅延波形と第２図ｔａ＋に示す２仮借号はＥ
ＸＯＲ３ａに入力されて排他論理和がとられ為。このＥ
ＸＯＲ３ａの出力はインバータ３ｂに入力され、第２図
（ｃｌに示すように極性が反転されて出力される。この
インバータ３ｂの出力及びインバータ４の出力、すなわ
ち第２図（ｈ）の波形はＡＮＤゲート５に入力され第２
図ｆｄ＋に示すように整形される。このＡＮＤゲート５
の出力は遅延回路６にてＴ１時間遅延され、第２図ｔｅ
ｌに示す波形が整形される。この遅延回路６の出力は遅
延回路ざ ７にて゛ｒ８時間遅延した波形に整形され、ζらに、イ
ンバータ８にて反転され第２図（ｆｌに示す波形に整形
さる。該波形（ｆｌと前記の波形（ｅ）とはＡＮＤゲー
ト９に人力されて第２図ｔｇ＋に示す波形全出力する・ 前記の呵２図（ｂｌに示す波形と該波形（旙が唖の８１
０に入力され、第２図山に示すような連続した同一符号
の２値信号に該２仮借号のパ少ス幅Ｔ１よシ狭いパＩレ
ス幅Ｔ、のパーレスが挿入された波形に整形されるり かかる第２図山に示す符号は、ＡＧＣや障害監第３図に
示す如くインバータ１２−１．１２−２゜・・・・・・
１２−ｎが多数偶数個接続されて構成される。
上記において、インバータが多数使用されるので価格が
コストアップするだけでなく符号化回路が大形化される
欠点となる。
コストアップするだけでなく符号化回路が大形化される
欠点となる。
回路素子数？減少した新規な符号化回路？提供すること
を目的とする。
を目的とする。
（ｅｌ 発明の構成
この目的は不発明によれば複数の論理回路及び複数の遅
延回路で構成され、２仮借号の同一符号が所定長以上連
続したとき、該所定長毎に、該２仮借号の最小パーレス
幅よりも狭いパルスを逆極性に挿入する符号化回路にお
いて、該複数の遅延回路のろち少なくとも１個の遅延回
路の遅延量？該複数の論理回路及び該複数の遅延回路で
構成したときの遅延回路の遅延量よシも小さくシ、該小
さくした遅延量を分周回路で補償したことにより達成さ
れる。
延回路で構成され、２仮借号の同一符号が所定長以上連
続したとき、該所定長毎に、該２仮借号の最小パーレス
幅よりも狭いパルスを逆極性に挿入する符号化回路にお
いて、該複数の遅延回路のろち少なくとも１個の遅延回
路の遅延量？該複数の論理回路及び該複数の遅延回路で
構成したときの遅延回路の遅延量よシも小さくシ、該小
さくした遅延量を分周回路で補償したことにより達成さ
れる。
げ）発明の実施例
以下、本発明ｔ″ＷＫ４図、第５図に基づいて説明する
。第４図において１，２，３ａ、３ｂ、４，５゜７〜１
１ は第１図と同一機能をもつ同一部材を示す。同図は
本発明実施例を示す。
。第４図において１，２，３ａ、３ｂ、４，５゜７〜１
１ は第１図と同一機能をもつ同一部材を示す。同図は
本発明実施例を示す。
第５図は第４図の動作説明用のタイムチャートであシ、
同図（扮〜ｔｋｌは夫々第４図Ｂ−に点の波形を示す。
同図（扮〜ｔｋｌは夫々第４図Ｂ−に点の波形を示す。
第４図に３いて、入力端子ｌに入力式れた第５図（ａｌ
Ｋ示す連続した同一波形の２仮借号は遅延回路２１Ｃて
２仮借号のパＩレス幅Ｔ１時間遅延され、その第５図１
ｂ＋に示す遅延波形と第５図（ａｌに示す２仮借号はＥ
ＸＯ几３ｍに入力されて排他論理和かとられる。この、
ＷＸＯＲ３ａの出力はインバー４３ｂに入力され、第５
図１ｃｌに示すように極性が反転されて出力される。こ
のインバータ３ｂの出力及びインバータ４の出力、すな
わち第５図（ｔｌ＋）の波形はＡＮＤゲート５に入力さ
れ、＃！５図（ｄ＋ ）に示すよろに整形される。この
ＡＮＤゲート５の出力は遅延回路１２にて（Ｔ雪Ｔｓ）
／２時間遅延され、第５図（ｅｌ）Ｋ示す波形が整形さ
れる。この遅延回路１２の出力は遅延回路７にてＴ、時
間遅延した波形が整形され、該波形はインバータ８にて
反転され、第２図（ｆｒ）に示す波形に整形される。該
波形（ｆｚ ）と前記の波形（ｅｌ）とはＡＮＤゲート
９に入力されて第５図（ｇ＋）に示す波形を出力する。
Ｋ示す連続した同一波形の２仮借号は遅延回路２１Ｃて
２仮借号のパＩレス幅Ｔ１時間遅延され、その第５図１
ｂ＋に示す遅延波形と第５図（ａｌに示す２仮借号はＥ
ＸＯ几３ｍに入力されて排他論理和かとられる。この、
ＷＸＯＲ３ａの出力はインバー４３ｂに入力され、第５
図１ｃｌに示すように極性が反転されて出力される。こ
のインバータ３ｂの出力及びインバータ４の出力、すな
わち第５図（ｔｌ＋）の波形はＡＮＤゲート５に入力さ
れ、＃！５図（ｄ＋ ）に示すよろに整形される。この
ＡＮＤゲート５の出力は遅延回路１２にて（Ｔ雪Ｔｓ）
／２時間遅延され、第５図（ｅｌ）Ｋ示す波形が整形さ
れる。この遅延回路１２の出力は遅延回路７にてＴ、時
間遅延した波形が整形され、該波形はインバータ８にて
反転され、第２図（ｆｒ）に示す波形に整形される。該
波形（ｆｚ ）と前記の波形（ｅｌ）とはＡＮＤゲート
９に入力されて第５図（ｇ＋）に示す波形を出力する。
前記の波形（ｇ＋）はＡＮＤゲート１４に入力され、該
波・形（ｇ＋ ）の他の一部はフリップフロ、プ回路１
３にて入力されて第５図（’＋）に示すような波形に分
周されてＡＮＤゲー）１４に入力される。この結果ＡＮ
Ｄゲー）１４よシ第５図（ｊ）に示す波形が出力され、
該波形（Ｊ）と前記のＴｉ時間遅延した波形がＥＸＯＲ
ｔｏに入力されて第５図（ｋ）に示すような連続した同
一波形（ｂｌに２値１ｇ号の３１１２幅Ｔ、よυ狭いパ
ｌレス幅ｒｌ＋畠のパルスが挿入された波形に整形され
る。かかる第５図（ｋＪに示された波形は、第２図に示
す波形である。
波・形（ｇ＋ ）の他の一部はフリップフロ、プ回路１
３にて入力されて第５図（’＋）に示すような波形に分
周されてＡＮＤゲー）１４に入力される。この結果ＡＮ
Ｄゲー）１４よシ第５図（ｊ）に示す波形が出力され、
該波形（Ｊ）と前記のＴｉ時間遅延した波形がＥＸＯＲ
ｔｏに入力されて第５図（ｋ）に示すような連続した同
一波形（ｂｌに２値１ｇ号の３１１２幅Ｔ、よυ狭いパ
ｌレス幅ｒｌ＋畠のパルスが挿入された波形に整形され
る。かかる第５図（ｋＪに示された波形は、第２図に示
す波形である。
上記の符号化回路において、第１図の従来例に用いた遅
延回路６では遅延時間Ｔ、の成形に第３図に示す偶数個
単位で多数のインバータが使用されている。これに対し
本発明では遅延時間ｒ（ＴＩ−ＴＩ）／２としてインバ
ータを従来例よシ半数以上節約し、その節約した遅延時
間ｒ７１Ｊツブフロｙプ１３で構成される分局カウンタ
で等しくしている。
延回路６では遅延時間Ｔ、の成形に第３図に示す偶数個
単位で多数のインバータが使用されている。これに対し
本発明では遅延時間ｒ（ＴＩ−ＴＩ）／２としてインバ
ータを従来例よシ半数以上節約し、その節約した遅延時
間ｒ７１Ｊツブフロｙプ１３で構成される分局カウンタ
で等しくしている。
以上の事柄よりインバータの素子数を半分以下に節約す
ることが出来る。すなわちインバータの遅延時間’２を
時間とすると、Ｔ１ｌＴｍ１（Ｔｔ−Ｔｓ）／２の遅延
時間とインバータすなわち遅延素子数の関係は次のよう
になる。
ることが出来る。すなわちインバータの遅延時間’２を
時間とすると、Ｔ１ｌＴｍ１（Ｔｔ−Ｔｓ）／２の遅延
時間とインバータすなわち遅延素子数の関係は次のよう
になる。
Ｔ、時間の遅延素子数＝ｔＸ４ｔとし、Ｔ、時間の遅延
素子数’＝ ｔ Ｘ ４ ｍとすると、（ＴＩ Ｔｓ
）／ ２ ＝ ２１ （Ｌ ｍ ）となる但し、ｔ
。
素子数’＝ ｔ Ｘ ４ ｍとすると、（ＴＩ Ｔｓ
）／ ２ ＝ ２１ （Ｌ ｍ ）となる但し、ｔ
。
ｍは自然数、ｔ＞ ’ＩＩ ＋ Ｔｔ＞Ｔｓ とする。
遅延時間Ｔ、から（Ｔｔ−Ｔｕ）／ｚにす石と遅延素子
数は（Ｔ宜 Ｔｓ）／２＝２（ｔ−ｍ）（２ｚとなシ従
来の遅延素子数に対し半数以下に減少させることが出来
る。
数は（Ｔ宜 Ｔｓ）／２＝２（ｔ−ｍ）（２ｚとなシ従
来の遅延素子数に対し半数以下に減少させることが出来
る。
（ｇｌ 発明の効果
以上述べた如く、本発明によれは遅延回路の遅延時間ｔ
−７リツプフロツプの分局比で補償することによシ遅延
累子数ｔ−１／２以下に減少させることが出来る利点を
有する。
−７リツプフロツプの分局比で補償することによシ遅延
累子数ｔ−１／２以下に減少させることが出来る利点を
有する。
第１図は従来例の符号化回路、第２図は第１図の動作説
明用のタイムチャート、第３図は偶数個単位で多数のイ
ンバータで構成された遅延回路、第４図は本発明の実施
例、第５図は１８４図の動作説明用のタイムチャートを
示す。 図中、ｌは入力端子、２，６，７．１は遅延回路、３ａ
、ｔｏＦｉ［０几、３ｂ、４，８．１２はインバータ、
５，９．１４はＡＮＤゲート、１１は出力痛子、１５は
フリップ７０ツブ？示す。
明用のタイムチャート、第３図は偶数個単位で多数のイ
ンバータで構成された遅延回路、第４図は本発明の実施
例、第５図は１８４図の動作説明用のタイムチャートを
示す。 図中、ｌは入力端子、２，６，７．１は遅延回路、３ａ
、ｔｏＦｉ［０几、３ｂ、４，８．１２はインバータ、
５，９．１４はＡＮＤゲート、１１は出力痛子、１５は
フリップ７０ツブ？示す。
Claims (1)
- 複数の論理回路及び複数の遅延回路で構成嘱れ、２値信
号の同一符号が所定長以上連続したとき、該所定長毎に
、該２値信号の最小パＩレス幅よシも狭いパフレスを逆
極性に挿入する符号回路に８いて、該複数の遅延回路の
うち少なくとも１個の遅延回路の遅延量を該複数の論理
回路及び該複数の遅延回路で構成したときの遅延回路の
遅延量よルも小さくシ、該小さくした遅延量を分周回路
で補償したことを特徴とする符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10636382A JPS58222644A (ja) | 1982-06-21 | 1982-06-21 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10636382A JPS58222644A (ja) | 1982-06-21 | 1982-06-21 | 符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222644A true JPS58222644A (ja) | 1983-12-24 |
Family
ID=14431646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10636382A Pending JPS58222644A (ja) | 1982-06-21 | 1982-06-21 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222644A (ja) |
-
1982
- 1982-06-21 JP JP10636382A patent/JPS58222644A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4542420A (en) | Manchester decoder | |
| JP2777982B2 (ja) | パルス幅変調回路 | |
| JPS58222644A (ja) | 符号化回路 | |
| CA2048995A1 (en) | Digital circuit for encoding binary information | |
| JP3035817B2 (ja) | クロック再生装置 | |
| US4423338A (en) | Single shot multivibrator having reduced recovery time | |
| JPS62274948A (ja) | フレーム同期装置 | |
| JPS5718128A (en) | Frequency dividing circuit | |
| JP2779047B2 (ja) | スペクトル拡散通信方式及びその通信システム | |
| JPS6010913A (ja) | パルス信号のノイズ除去回路 | |
| US3601709A (en) | A pulse train regeneration system | |
| JP3125651B2 (ja) | レート発生器 | |
| US5572149A (en) | Clock regeneration circuit | |
| SU678512A1 (ru) | Устройство дл воспроизведени цифровой информации | |
| JPS61289741A (ja) | 連送保護回路 | |
| JPH09205349A (ja) | パルス幅選択信号出力装置 | |
| SU1120485A1 (ru) | Дешифратор интервально-временных сигналов | |
| SU1109911A1 (ru) | Делитель частоты следовани импульсов | |
| SU940309A1 (ru) | Т-триггер | |
| SU799148A1 (ru) | Счетчик с последовательным переносом | |
| JP3514020B2 (ja) | レート発生器 | |
| SU842791A1 (ru) | Устройство дл сравнени чисел | |
| SU1713101A1 (ru) | Двоичный счетчик | |
| SU1665526A1 (ru) | Устройство дл приема дискретной информации | |
| SU1095397A1 (ru) | Преобразователь двоичного сигнала в балансный п тиуровневый сигнал |