JP3030163B2 - データ遅延方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリを用いたデータ遅
延方式に係わり、特にメインのデータがメモリアドレス
空間上を移動する場合におけるそのメモリを用いて、サ
ブのデータの遅延を行うためのデータ遅延方式に関す
る。

【０００２】

【従来の技術】近年、衛星放送の電波に乗せてハイビジ
ョン放送を行うためにいわゆるＭＵＳＥ（MUltiple Sub
-nyquist sampling Encoding）方式が開発され、実験放
送が行われている。このＭＵＳＥ方式では、音声信号は
専用の帯域をもたずディジタル符号化して映像の垂直帰
線期間に時間軸を圧縮して多重されている。また、この
方式では、伝送経路上において集中的に発生するバース
トエラーに対処するために、予め送出する信号にいわゆ
るフレームインタリーブが施されている。

【０００３】このため、受信側で受信信号を正しく再生
するには、受信信号の時間軸を元の状態に伸長するとと
もに、フレームインタリーブの逆の操作であるフレーム
デインタリーブを施してデータを並べ換える必要があ
り、これを行うための音声信号デコーダが開発されてい
る。

【０００４】ところで、従来、衛星放送によるテレビジ
ョンの音声信号は、モノラルまたは２チャネルステレオ
方式に限定されていたが、上記したハイビジョン放送で
は、いわゆる３−１方式の４チャネルステレオも実施さ
れることになっている。この３−１方式では、前方の左
右のスピーカのほかに、前方中央スピーカ、及び後方左
右の天井から吊るす２つのサラウンドスピーカ用の信号
も送信されるようになっている。そして、これら５つの
スピーカを正しく設置して上記した４チャネルの音声信
号を受信し、ハイビジョンの高画質・大画面の映像と合
わせて再生すれば、一流映画館の特別席で見るような臨
場感に富んだ映像音響を楽しむことができる。

【０００５】サラウンドスピーカは２本または４本が適
当とされているが、これらのスピーカ用の信号Ｌｓ及び
Ｒｓは４チャネルの信号の１つであるサラウンド信号Ｓ
から合成される。この場合の最も簡単な方法としては、
Ｌｓ＝Ｓ，Ｒｓ＝Ｓとすることが考えられる。しかしな
がら、この方法では次のような問題がある。すなわち、
これら２本のスピーカによるサラウンド音声は、臨場感
の確保のため、周囲音として不定位に聞こえることが望
ましいにもかかわらず、上記した方法では２本のスピー
カが同位相同レベルで駆動されることとなるため、これ
ら２本のスピーカの中間に定位して、すなわち後方中央
の１本のスピーカから出力されているように聞こえるこ
とになり、サラウンド効果がなくなる。

【０００６】そこで、他の方法としてＬｓ＝Ｓ，Ｒｓ＝
−Ｓとすることが考えられる。しかしながら、この方法
では上記した定位現象は生じないものの、このような逆
相音は耳に不快な印象を与えることが多く、これも好ま
しくない。

【０００７】従って、一般には、ＬｓまたはＲｓの一方
に１０〜２０ｍｓ程度の遅延を施して時間差再生を行う
ことが望ましいとされている。すなわち、Ｌｓ＝Ｓ，Ｒ
ｓ＝Ｓ′とするのが良い。ただし、Ｓ′はサラウンド信
号Ｓを１０〜２０ｍｓ程度遅延させたものである。

【０００８】

【発明が解決しようとする課題】通常、このようなサラ
ウンド信号の遅延を行うための遅延回路は、上記した音
声信号デコーダＬＳＩに内蔵されていないため、外部に
いわゆるＤＳＰ（ディジタル信号プロセッサ）を設けて
遅延を行う方法が考えられる。しかしながら、これでは
設計が複雑化しコストアップの要因となるため、現実的
ではない。

【０００９】一方、音声信号のサンプリング周波数は２
種類あり、Ａモードでは３２ＫＨｚ、Ｂモードでは４８
ＫＨｚであり、また、復調時の量子化ビット数は１６ビ
ットであるため、両モードに対応して１０ｍｓの遅延を
行うには次の（１）式に示すストレージビット数が必要
となる。

【００１０】４８ＫＨｚ×１６ビット×１／１００ｓ＝
７６８０ビット ……（１） これをシフトレジスタやメモリで構成するには２０ｍｍ
2 程度のチップ面積が必要となり、ＬＳＩ全体からみて
も３０％程度の面積増加となる。このため、所定のチッ
プサイズに収まらず、やはりコストアップの要因となる
等の問題があった。

【００１１】この発明は係る課題を解決するためになさ
れたもので、新たなシフトレジスタやメモリを設けるこ
となく、音声信号の所定時間の遅延を実現することがで
きるデータ遅延方式を提供することを目的とする。

【００１２】

【課題を解決するための手段】請求項１記載の発明に係
るデータ遅延方式は、第１のデータソースから入力され
るデータＡが順次インクリメントされるアドレスに書込
まれるとともに、この書込まれたデータＡが順次インク
リメントされるアドレスから一定速度で読出されること
により、データＡ保持領域がアドレス空間上を移動する
随時書込読出可能メモリにおいて、(i) この随時書込読
出可能メモリのアドレス空間上における前記データＡ保
持領域以外の領域に、前記データＡの読出アドレスから
一定のアドレス距離を維持しつつ、第２のデータソース
からのデータＢを順次書込んでいくとともに、(ii)この
データＢの書込アドレスから前記データＡ保持領域の移
動方向と逆方向に所定のアドレス距離だけ隔てたアドレ
スに保持されたデータＢを、前記データＢの書込みと同
期して読出すことにより、データＢ保持領域を前記デー
タＡ保持領域と同期してアドレス空間上を移動させ、前
記所定のアドレス距離に対応した時間の遅延を前記デー
タＢに付与することを特徴とするものである。

【００１３】請求項２記載の発明に係るデータ遅延方式
は、前記データＡの読出し速度よりも前記データＢの書
込速度及び読出速度が遅い場合においては、データＢの
書込アドレス及び読出アドレスを定期的に所要アドレス
分だけスキップさせて、前記データＡ保持領域とデータ
Ｂ保持領域の移動速度を同期させるようにしたことを特
徴とするものである。

【００１４】

【作用】請求項１記載の発明に係るデータ遅延方式で
は、メモリのアドレス空間上において、データＢ保持領
域がデータＡ保持領域と同期してアドレス空間上を移動
しつつ、データＢの書込アドレスから所定距離だけ離れ
たアドレスからデータが読出され、この所定のアドレス
距離に対応した時間の遅延がデータＢに付与される。

【００１５】請求項２記載の発明に係るデータ遅延方式
では、データＡの読出し速度よりデータＢの書込速度及
び読出速度が遅い場合であっても、データＢの書込アド
レス及び読出アドレスが定期的に所要アドレス分だけス
キップさせることで、データＡ保持領域とデータＢ保持
領域の移動速度が同期される。

【００１６】

【実施例】以下、図面に基づき実施例を詳細に説明す
る。

【００１７】図１は、本発明の一実施例におけるデータ
遅延方式を応用した音声信号デコーダの要部を表したも
のである。このデコーダには、３値／２値変換回路１１
が備えられ、入力される８ビットのディジタル信号１５
を３値／２値変換して、３ビットの２値データ１３を出
力する。この３ビットの２値データ１３は、後段に設け
られたレジスタ群１２の各レジスタＲ₁ 〜Ｒ₂₅に順次３
ビットずつ格納される。

【００１８】レジスタ群１２の後段には、データセレク
タ１４が設けられ、レジスタ群１２に保持された７５ビ
ットのデータのうち、１ビット又は８ビットのデータを
選択して、８ビットデータ（以下、メインデータと呼
ぶ）１６としてマルチプレクサ３１に送出する。

【００１９】一方、このマルチプレクサ３１には、図１
のデコーダ出力に基づいてディジタル音声データを再現
するＤＰＣＭデコーダ回路からサンプリング周波数Ｆｓ
＝３８ＫＨｚで入力される１６ビットの音声信号（サラ
ウンド信号）が上位、下位に分けられそれぞれ８ビット
データ（以下、サラウンドデータと呼ぶ）３３として入
力されるようになっている。マルチプレクサ３１は、デ
ータセレクタ１４からのメインデータ１６と、サラウン
ドデータ３３のいずれか一方を選択してメモリ１７に入
力する。

【００２０】メモリ１７は、例えば６４ＫＢのＳＲＡＭ
（スタティックＲＡＭ）により構成され、メモリ制御回
路１８の制御によりデータの読み書きが行われるように
なっている。メモリ制御回路１８は、アドレスバス２４
及び制御バス２５によりメモリ１７の制御を行う。

【００２１】メモリ１７からは、８ビットの読出データ
１９が読出され、マルチプレクサ３２に入力される。こ
の読出データ１９としては、メインデータ１６に対応し
たものとサラウンドデータ３３に対応したものとがあ
り、マルチプレクサ３２によりそのデータソースに対応
して出力先が切り換えられて、ビットセレクタ２１また
は図示しないＤ／Ａ変換回路へと出力されるようになっ
ている。ビットセレクタは、入力された８ビットデータ
から１ビットを選択してシリアルビットデータ２２とし
て出力する。

【００２２】以上のような構成の音声信号デコーダの動
作を説明する。

【００２３】〔１〕メインデータの処理（時間軸伸長と
フレームデインタリーブ） まず、メインデータの処理、すなわちマルチプレクサ３
１，３２がいずれもメインデータ側に切り換えられてい
る期間の動作について説明する。

【００２４】送信側から、アナログの映像信号の垂直帰
線期間に多重化されて送信されてきた音声信号データ
は、図示しないＡ／Ｄ変換回路により図６（ａ）に示す
１６．２ＭＨｚの周波数の基本クロックでサンプリング
され８ビットのディジタル信号に変換された後、ディジ
タルフィルタ等により構成される周波数変換回路（図示
せず）により、周波数変換され図６（ｂ）に示す平均１
２．１５ＭＨｚのブロックで出力される。このようにし
て１２．１５ＭＨｚに変換された８ビットのデータ１５
は３値／２値変換回路１１に入力され、ここで２つのス
レショルドレベルを用いて３値信号の弁別が行われる。
そして、３値信号の２サンプル毎に、３ビットの２値デ
ータ１３が出力され、そのビットレートは、１８．２２
５ＭＨｚである。

【００２５】送信側では１．３５ＭＨｚのビットレート
の音声データを１８．２２５ＭＨｚに時間軸圧縮し、こ
のデータ量を１回の垂直帰線期間に多重化しているた
め、１回の垂直帰線期間のビット量は２２５００ビット
３値／２値変換回路１１からは、３ビット単位で７５０
０回の出力が行われる。

【００２６】また、３値／２値変換回路１１は、３ビッ
トずつのデータを、図６（ｃ）に示すように平均６．０
７５ＭＨｚのレートで出力し、この出力された３ビット
データはレジスタ群１２のレジスタＲ₁ 〜Ｒ₂₅に順次保
持される。このとき、Ｒ₂₅の次はＲ₁ へと戻るように制
御が行われる。

【００２７】この状態における受信ビットの系列は図２
に示すようになっている。送信側においては２５フレー
ム毎にフレームインターリーブを施されているため、受
信系列上のビット番号ｂ´は、２５ビット毎に元の系列
上のビット番号ｂと一致する。ここで１フレームとは、
１３５０ビットであり、１ｍｓの時間に相当するもので
ある。従って、受信系列上においては、２５ビットずつ
５４のブロックに渡って、元の系列上の１フレーム内の
データが分散することとなる。従って、後述するよう
に、フレームデインターリーブを行うには、この２５ビ
ット単位でメモリに書込んでおくことが好都合である。

【００２８】さて、３値／２値変換回路１１で図２に示
したようなビットストリームに変換されたデータは、合
計７５ビットのレジスタ群１２に蓄えられたのち、２５
ビット単位で読出されメモリ１７に書込まれる。但し、
メモリ１７は、８ビットパラレルの構成であるため、そ
の書込みにおいては８ビット単位で書込まれる。

【００２９】メモリ１７への書込みは、図３に示すよう
に、この２５ビットのブロックを（１，８，８，８）ビ
ットの４つのグループに別けて行う。すなわち、まず第
１回目の書込みは、レジスタＲ₁ の先頭ビット２７に７
ビットのダミービットを付加し、合計８ビットとしてメ
モリ１７に書込み、次に第２回目はレジスタＲ₁ の２ビ
ットとＲ₂ 及びＲ₃ のそれぞれ３ビットの合計８ビット
をその次のタイミングでメモリ１７に書き込む。以下同
様にして書込みを行い、結局（１，８，８，８）ビット
の組み合わせを３回繰り返すことにより合計１２回の書
込みで７５ビット分のデータを書き込む。この場合、１
回の垂直帰線期間内に２２５００ビットのデータが到来
するため、これに対応して２５ビット単位の書込みが９
００回行われる。

【００３０】図４は、メモリ１７のメモリマップを表し
たものである。ここでは、８ビット×８Ｋの容量のメモ
リを想定しているため、０〜８１９１のアドレス空間を
有している。そして、このアドレス空間を４つに分割し
て、上記した１２回の書込みのうちの第１，５，９回目
の１ビット＋ダミー７ビットの書込み（Ａ書込）はアド
レスＸからスタートし、第２，６，１０回目の各８ビッ
トの書込み（Ｂ書込）はＸ＋２０４８からスタートす
る。第２，６．１０回目の各８ビットの書込（Ｂ書込）
はＸ＋２０４８からスタートする。また、第３，７，１
１回目の各８ビットの書込み（Ｃ書込）はＸ＋４０９
６、第４，８，１２回目の各８ビットの書込み（Ｄ書
込）はＸ＋６６５６からスタートする。

【００３１】図４に示すように、ある垂直帰線期間に到
来した２２５００ビットのデータの書込みの先頭アドレ
スをＸとすると、この一群のデータに対応するＡ書込の
最後端アドレスはＸ＋８９９となる。従って、次の垂直
帰線期間に到来した２２５００ビットはＸ＋９００を先
頭アドレスとする領域に書き込まれなければならない。
すなわち、Ｘは垂直帰線期間１回ごとに９００加算され
る。

【００３２】そして、Ａ書込が行われる領域はＢ書込さ
れたデータの読出しがされた領域に連続し、Ｂ書込が行
われる領域はＣ書込されたデータの読出しが行われた領
域に連続する。同様にしてメモリ１７はＡ，Ｂ，Ｃ，Ｄ
の各書込みがループ上に構成される。

【００３３】一方、７５ビットのレジスタ群１２へのデ
ータストアは、上記したように６．０７５ＭＨｚのピッ
チで行われ、２５回で完了するが、これには少なくとも
約４．１μｓの時間がかかる。そして２５回目の次には
１回目の書込みが行われる。

【００３４】１回の垂直帰線期間には、上述したよう
に、１８．２２５ＭＨｚで２２５００ビットの音声デー
タが送られてくるので、７５ビットのレジスタ群１２は
３００回転のストア動作を行う。これは一定のリズムで
行われるものではなく、１回の水平走査線毎に０．９９
μｓないし７．４μｓ途切れる。このため、７５ビット
のレジスタの書込みも途中で一旦停止し、間欠的な動作
になる。このため、７５ビットのレジスタ１２からの読
出しとメモリ１７への書込みは、次のように行う。

【００３５】（１） レジスタＲ₉ の書込みの後…１回
目〜 ４回目の読出し（１Ａ，１Ｂ，１Ｃ，１Ｄ）（合
計２５ビット） （２）レジスタＲ₁₈の書込みの後…５回目〜 ８回目の
読出し（２Ａ，２Ｂ，２Ｃ，２Ｄ）（合計２５ビット） （３）レジスタＲ₂₅の書込みの後…９回目〜１２回目の
読出し（３Ａ，３Ｂ，３Ｃ，３Ｄ）（合計２５ビット） なお、レジスタ群１２からの読出しは、図６（ｄ）に示
すように４．０５ＭＨｚのピッチで行われ、１２回の読
出しに要する時間は３μｓ以内にであり、書込みよりも
速い。このため書込みよりも読出しが遅れることはな
い。

【００３６】メモリ１７へのメモリ１７への書込み及び
読出しのタイミングは、図６（ｄ）及び（ｅ）に示すと
おりである。この図に示すように、レジスタ群１２に対
するレジスタＲ₉ の書込みの後、４．０５ＭＨｚの周波
数のタイミングでメモリ１７への１Ａ〜１Ｄへの書込み
が行われる。そして、レジスタ群１２のレジスタＲ₁₈の
書込みの後、２Ａ〜２Ｄへの書込みが行われ、レジスタ
Ｒ₂₅の書込みの後、３Ａ〜３Ｄへの書込みが行われる。
なおこれらの書込みは、上記したレジスタ群１２からの
読出しと同じ４．０５ＭＨｚのタイミングで行われる。
また、メモリ１７からの読出しは、送信側と同じ１．３
５ＭＨｚの周波数で一定に行われる。

【００３７】図５は図４におけるメモリマップをさらに
具体的に表したものである。この図に示すように、Ａ書
込の先頭アドレスをＸとすると、Ｂ書込、Ｃ書込、Ｄ書
込の各領域の先頭アドレスはそれぞれ（Ｘ＋２０４
８）、（Ｘ＋４０９６）、（Ｘ＋６６５６）となる。そ
して、図２に示した受信系列上でのビット番号ｂ´の１
から１３５０ビットまでのデータ（受信系列上での１フ
レーム分のデータ）は、図５に示すＦの領域に書き込ま
れる。すなわち、Ａ書込においては、１ビットのデータ
Ａ１として“１”が書き込まれ、Ｂ書込では８ビットの
データＢ１〜Ｂ８として“１３５２”，“２７０３”，
……が書き込まれる。以下、Ｃ書込，Ｄ書込についても
同様である。そして、アドレス（Ｘ＋５３）にＡ書込の
１ビットデータＡ１からＤ書込のデータＤ８までのデー
タが書き込まれることにより、１フレーム１３５０ビッ
ト分のデータ書込みが終了する。

【００３８】以上のようにしてメモリ１７に書き込まれ
たメインデータは、メモリ制御回路１８の制御により、
以下のような順序で読出される。すなわち、例えば読出
しがアドレスＸから行われるものとすると、Ａ書込の行
われた領域の読出し先頭アドレスはＸとなり、このアド
レスＸの８ビットが読出され、ビットセレクタ２１によ
り、このうちの１ビット（Ａ１）としてデータ“１”が
選択されて出力される。次に、このアドレスＸに対応し
てＢ書込の行われた領域の先頭アドレス（Ｘ＋２０４
８）より５４アドレス分先行するアドレス（Ｘ＋１９９
４）が書き込まれたデータの読出し先頭アドレスとな
り、このアドレスから８ビットデータ（Ｂ１〜Ｂ８）を
読出し、このうちの第１ビット（Ｂ１）であるデータ
“２”を出力する。

【００３９】そして、前回読出したアドレス（Ｘ＋１９
９４）より５４アドレス分先行するアドレス（Ｘ＋１９
４０）から８ビット（Ｂ１〜Ｂ８）を読出し、このうち
の第２ビット（Ｂ２）であるデータ“３”を出力する。
以下同様にしてＢ書込されたデータの読出しが終了す
る。同様にしてＣ書込されたデータの読出し先頭アドレ
スはＸ＋３６１０となり、またＤ書込されたデータの読
出し先頭アドレスはＸ＋５７３８となる。このようにし
て受信系列上のフレーム番号（Ｆ−２４）まで順次読出
しを行う。このフレーム（Ｆ−２４）においてデータ
“２５”を読出すと、次にフレームＦのＡ書込領域のア
ドレス（Ｘ＋１）から１ビット（Ａ１）のデータ“２
６”を読出す。このようにして、Ａ〜Ｄまでの各書込の
行われた領域から、５４アドレスずつ前方にシフトしな
がら順次１ビットずつ読出すことにより、フレームデイ
ンターリーブされた状態でデータが読出され、元の信号
系列が再生される。

【００４０】なお、このときの読出しのタイミングは、
図６（ｅ）に示すように、音声信号の伝送レートである
１．３５ＭＨｚで行われ、時間軸伸張が行われている。
すなわち、本実施例によれば、メモリ１７からの読出し
により、時間軸の伸張とフレームデインターリーブとが
同時に行われることとなる。

【００４１】また、本実施例では、３値／２値変換回路
１１から出力される２値データが３ビットであること、
及びフレームデインターリーブを行うビット間隔が２５
ビットであることを考慮し、これらの最小公倍数である
７５ビットのレジスタを設け、これを２５ビットずつ３
つのグループに分けるとともに、さらに各２５ビットを
（１，８，８，８）ビットの４つのグループに分けてメ
モリ１７に書き込むこととしたので、レジスタ群１２の
各ビットとメモリのビット幅８ビットのそれぞれの対応
関係を良好に整合させることができ、設計上簡単な構成
となる。

【００４２】〔２〕サラウンドデータの処理（１０ｍｓ
の時間遅延） 次に、サラウンドデータの処理、すなわちマルチプレク
サ３１，３２がサラウンドデータ３３，３４の側に切り
換えられる場合動作について説明する。

【００４３】今、音声モードがＡモードであるとする
と、３２ＫＨｚ／１６ビットで量子化されたサラウンド
信号は、上位８ビットと下位８ビットが交互にサラウン
ドデータ３３（図１）としてメモリ１７に入力される。
メモリ制御回路は、図６（ｆ）に示す書込可能タイミン
グのいずれかにおいて所定の書込アドレスを発生し、サ
ラウンドデータの上位８ビットと下位８ビットを交互に
メモリ１７に書込む。このときの上位８ビットの書込ア
ドレスは、図７に示すように、Ａ書込されたデータの読
出済領域の（Ｘ＋８１６０）であり、下位８ビットの書
込アドレスはＢ書込みされたデータの読出済領域の（Ｘ
＋１５３６）である。ここに、Ｘは垂直帰線期間の最初
の音声データを書込むアドレスである。サラウンドデー
タの書込アドレスはメインデータの直前の読出アドレス
から３２〜８０アドレス分後方となっている。

【００４４】メインデータの読出アドレスは、〔１〕で
述べたように、１ｍｓ（１フレーム）につき５４アドレ
スずつインクリメント方向に移動する。一方、Ａモード
におけるサラウンド信号のサンプリング周波数は３２Ｋ
Ｈｚであるため、サラウンドデータの書込アドレスは１
ｍｓにつき３２アドレス分インクリメント方向に移動す
る。従って、両者間には２２アドレス／１ｍｓの速度差
が存在する。この差を調整するため、メモリ制御回路１
８は、サラウンドデータを３２アドレス分順次書き込む
ごとに２２アドレス分スキップするようなアドレスを発
生して書込制御を行う。

【００４５】このようにして書き込まれたサラウンドデ
ータは、書込アドレスから５４０アドレス分後方のアド
レスから読出す。すなわち、５４アドレス／ｍｓ×１０
ｍｓ＝５４０アドレスであるから、書込みから１０ｍｓ
経過後に読出しが行われ、結局１０ｍｓの時間遅延が行
われることとなる。

【００４６】なお、図６（ｆ）に示したように、サラウ
ンドデータの書込・読出のタイミングは、メインデータ
の書込タイミング（同図（ｄ））と読出タイミング（同
図（ｅ））に重ならないタイミングを選択して１６．２
ＫＨｚの基本クロックに同期して行われ、全体としてメ
モリ１７へのアクセスの周波数は８．１ＭＨｚとなる。
従って、アクセス間隔は１２０ｎｓ以下となり、一般の
ＳＲＡＭでも十分対応できる。

【００４７】次に、上記したようなサラウンドデータの
書込・読出アドレスの発生機構について説明する。

【００４８】図８は、メモリ制御回路１８内に設けられ
たアドレス発生部の一部を表したものである。この回路
には５４ＫＨｚのクロック４２をカウントしてそのカウ
ント値をラッチ回路４３に出力するＸカウンタ４１が設
けられている。ラッチ回路４３は、そのラッチ端子Ｌに
入力される１ＫＨｚのクロック４７のタイミングでＸカ
ウンタ４１の出力をラッチし、これを加算器４４に出力
する。

【００４９】一方、この回路には３２ＫＨｚのクロック
４８をカウントしてそのカウント値を加算器４４に出力
するカウンタ４６が設けられている。このカウンタ４６
は、上記した１ＫＨｚのクロック４７のタイミングでリ
セットされるようになっている。

【００５０】加算器４４は、ラッチ回路４３の出力とカ
ウンタ４６の出力を加算し、パラレルに設けられた４つ
の定数加算器５１〜５４に入力する。これらの加算器５
１〜５４は、入力されたデータにそれぞれ“８１６
０”，“１５３６”，“７６２０”，“９９６”を加算
して出力する。これにより、加算器５１，５２の出力は
それぞれ、サラウンドデータ１６ビットの上位８ビット
と下位８ビットの書込アドレスとなり、加算器５３，５
４の出力はそれぞれ、サラウンドデータ１６ビットの上
位８ビットと下位８ビットの読出アドレスとなる。

【００５１】このようにして、作成されたアドレスは、
マルチプレクサ３１、３２の切換えと同期して、メモリ
制御回路１８内の図示しないメインデータ用アドレス発
生部で作成されたアドレスとの間で切り換えられ、メモ
リ１７に与えられることとなる。これにより、メインデ
ータとサラウンドデータの書込みと読出しが図６（ｄ）
〜（ｆ）に示すタイミングで行われ、サラウンドデータ
については１０ｍｓの時間遅延が施されることとなる。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
メモリのアドレス空間上において、データＢ保持領域が
データＡ保持領域と同期してアドレス空間上を移動しつ
つ、データＢの書込アドレスから所定距離だけ離れたア
ドレスからデータを読出すこととしたので、この所定の
アドレス距離に対応した時間の遅延をデータＢに付与す
ることができる。従って、あるデータ用に設けられ、そ
の使用領域が移動するような使用がなされるメモリであ
っても、その移動する余白領域を効率よく使用すること
ができ、メモリの節減を図ることができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例における音声信号デコーダを
示すブロック図である。

【図２】受信系列上のビット番号と元の系列上のビット
番号との対応関係を示す説明図である。

【図３】レジスタからの読出しのタイミングを示す説明
図である。

【図４】メモリに対する書込みと読出しの動作を説明す
るためのメモリマップを示す説明図である。

【図５】メモリマップの内容を詳細に示す説明図であ
る。

【図６】メモリに対する書込みと読出しのタイミングを
示すタイミング図である。

【図７】サラウンドデータの書込・読出領域とメインデ
ータの読出領域との関係を示す説明図である。

【図８】サラウンドデータの書込・読出アドレスを生成
するアドレス発生部を示すブロック図である。

【符号の説明】

１１ ３値／２値変換回路 １２ レジスタ群 １４ データセレクタ １６ メインデータ １７ メモリ １８ メモリ制御回路 ２１ ビットセレクタ ３１，３２ マルチプレクサ ３３ サラウンドデータ ４１ Ｘカウンタ ４３ ラッチ回路 ４４ 加算器 ４６ カウンタ ５１〜５４ 定数加算器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０４Ｓ 5/02 Ｈ０４Ｓ 5/02 Ｙ 7/00 7/00 Ｚ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 27/00 G11C 7/00 314 H04H 5/00 301 H04N 5/60 H04S 5/02 H04S 7/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１のデータソースから入力されるデー
   タＡが順次インクリメントされるアドレスに書き込まれ
   るとともに、この書き込まれたデータＡが順次インクリ
   メントされるアドレスから一定速度で読出されることに
   より、データＡ保持領域がアドレス空間上を移動する随
   時書込読出可能メモリにおいて、 この随時書込読出可能メモリのアドレス空間上における
   前記データＡ保持領域以外の領域に、前記データＡの読
   出アドレスから一定のアドレス距離を維持しつつ、第２
   のデータソースからのデータＢを順次書き込んでいくと
   ともに、 このデータＢの書込アドレスから前記データＡ保持領域
   の移動方向と逆方向に所定のアドレス距離だけ隔てたア
   ドレスに保持されたデータＢを、前記データＢの書込と
   同期して読出すことにより、データＢ保持領域を前記デ
   ータＡ保持領域と同期してアドレス空間上を移動させ、 前記所定のアドレス距離に対応した時間の遅延を前記デ
   ータＢに付与することを特徴とするデータ遅延方式。
2. 【請求項２】 前記データＡの読出し速度よりも前記デ
   ータＢの書込速度及び読出速度が遅い場合においては、
   データＢの書込アドレス及び読出アドレスを定期的に所
   要アドレス分だけスキップさせて、前記データＡ保持領
   域とデータＢ保持領域の移動速度を同期させるようにし
   たことを特徴とする請求項１記載のデータ遅延方式。