CN1209693A - 维特比解码器 - Google Patents
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Abstract
公开了一种维特比解码器,包括插入各个计算单元之间的触发器或锁存器,用以进行路径量度值的读取处理、减法处理、加法处理、比较/选择处理、更新的路径量度值存储处理和最小路径量度值更新处理,时钟信号或两相信号的上升沿和下降沿交替用于进行计算单元的并行流水线处理。
Description
本发明涉及一种用于移动通讯、卫星通讯和存储器装置的维特比解码器，更确切地说，涉及一种用于ACS(加法-比较-选择)电路中的以时分方式进行串行算术运算的维特比解码器。
维特比解码器被用于卷积码的最大似然译码，选择一个路径作为最大似然路径，该路径的码间距离在一组已知的码序列中最接近一个接收码序列，并将对应于所选择的路径的数据设定为译码的数据。
传统的维特比解码器被分为并行方式，该方式通过配置与状态数相同的ACS电路，在与各状态并行的各ACS电路中进行路径量度值的计算和比较，以及一个串行方式，它利用一个ACS电路在ACS电路中进行串行的算术运算。
例如，日本审查专利公开号第1-44058公开了一个在ACS电路中进行流水线处理的维特比解码器，目的是增加维特比解码器的通过量。该维特比解码器属于并行类型，其中的ACS电路的数目与状态相同。通过使每个ACS电路中的加法器和度量存储器的数目加倍，实现了比较器在加法器相加输出的译码周期中对先前和输出的路径度量值比较的流水线处理。
日本审查专利公开号第3-49217也公开了一种一个在ACS电路中进行流水线处理的维特比解码器，目的是增加维特比解码器的通过量。这种维特比解码器也是并行类型，其中的ACS电路的数量等于状态数。在编码器一侧将传输信息分为奇序列和偶序列后，对其进行编码，实现解码器一侧的流水线处理。在一个卷积编码器中，由两个移位寄存器代替一个传统的延时触发器。在维特比解码器中，一个时钟延时电路插入加法器组和比较器/选择器组之间。采用这样的设置，可实现利用一个时钟分别执行加法和比较/选择的流水线处理。
下面介绍一个在传统的ACS电路中时分式进行串行算术处理的维特比解码器。现有技术举例采用码比R=1/2和引导距离K=3对卷积码进行译码。因此维特比解码器中状态的数目为4。下面介绍维特比解码器的设置。图1表示一个传统的ACS电路中以时分方式进行串行算术运算的维特比解码器的一个路径量度计算单元12和最小路径量度值检测器13的框图。
路径量度计算单元12是一个所谓的ACS电路，它对路径量度值加，比较和选择。路径量度计算单元12包括一个路径量度X存储器20和一个路径量度Y存储器21，它们将各状态的路径量度值存储起来，减法器22和23分别从路径量度存储器20和21读取的路径量度值中减去前一译码时间内的最小路径量度值，加法器24和25分别将分支度量X和Y与减法器22和23的输出相加，比较器26比较加法器24和25的输出，选择器27从加法器24和25的输出中选择一个较小者。
最小路径量度值检测器13由以下部分组成，一个比较器30，用于比较选择器27输出的最新路径量度值与触发器(FF)32的输出，选择器31，用于根据比较器30的输出从选择器27和FF 32的输出中选择一个较小者，FF 32，用于将选择器31输出在时钟信号CLK的上升沿锁定，和一个电平通过锁存器33，用于根据最小值更新信号将FF32的输出锁定。
下面说明这种解码器的工作。附图2为图1所示的维特比解码器的定时图。由于状态数为4，一个译码时间由4个时钟构成，其中对应于状态“0”至“3”的路径量度值为一对接收信号被计算。下面说明对应于状态“0”的计算操作。一个作为接收数据和候选值之间汉明(humming)距离的计算结果的分支量度被输入到路径量度计算单元12。对应于可以想见为一个状态的两个路径分支量度X和Y被输入到加法器24和25。从对应于从状态“0”和状态“2”的传输的候选值获得的分支量度被用于状态“0”的路径量度的计算。对应于四个状态的路径量度值分别被存储在路径量度X存储器20和路径量度Y存储器21中。它们的内容是相同的，尽管在同一时分读取的(状态对应的)路径量度值是不同的。为了计算状态“0”的路径量度值，从路径量度X存储器20和路径量度Y存储器21中分别读取对应于状态“0”之前的状态的路径量度值和对应于状态“2”的路径量度值。减法器22和23从读取的路径量度值中减去前一译码时间内的最小路径量度值，以避免路径量度值无限增加。加法器24将分支度量X和减法器22的输出相加，而加法器25将分支度量Y和减法器23的输出相加。和中较小的一个被比较器26和选择器27所选择，并且作为更新的路径量度值被输出到路径量度X存储器20、路径量度Y存储器21和最小路径量度值检测器13。更新的路径量度值作为状态“0”的路径量度值存储在路径量度X存储器20和路径量度Y存储器21中。状态“1”，“2”，和“3”的路径量度值被类似地计算。当状态“0”的更新的路径量度值被输入到最小路径量度值检测器13中时，它无条件地被选择器31选择，并且被FF32保持在时钟信号CLK的上升沿。在接收到状态“1”的更新路径量度值之后，比较器30将其与前一状态(状态“0”)的路径量度值进行比较。选择器31将选择较小者，并由FF32在时钟信号CLK的上升沿进行锁定。在接收到状态“2”和“3”的更新路径量度值之后进行相同的操作。根据由每个解码时间产生的最小值更新信号，四个状态中最小的一个路径量度值由锁存器33保持。
如上所述，传统的维特比解码器必须在一个时钟内完成：(1)从存储器20和21中读取路径量度值，(2)减法器22和23从一对在先接收的信号中减去最小路径量度值，(3)加法器24和25对分支量度相加，(4)比较器26和选择器27选择一个较小者，(5)在存储器20和21中存储更新的路径量度值，(6)由比较器30，选择器31和FF32更新最小候选路径量度值，(7)在一个译码时间内的最后一个时钟(第四个时钟)更新最小路径量度值。
日本审查专利公开第1-44058号和3-49217号设计ACS电路的数目等于状态的数目，以对所有状态以并行的方式进行ACS电路中路径量度值的计算和比较。随着引导距离的增加，状态数量增加，所需的ACS电路的数量也增加，从而导致大规模的电路。在日本审查专利公开第1-44058号中，因为加法器和度量存储器的数量必须加倍并设置在每个ACS电路中以实现流水线处理，电路的规模叠加地增加。
在日本审查专利公开第3-49217中，为了在解码器一侧实现流水线处理，传输信息在编码器一侧被分为奇序列和偶序列之后才进行编码。这要求特别的编码数据，它们不能用于如GSM,PDC或者IS136的数字便携式电话标准，在这些标准中，编码方式和传输格式是标准化的。
在传统的ACS电路用一个ACS电路以时分方式进行串行算术运算的维特比解码器中，必须在一个时钟内完成路径量度值的读取，减，加，比较，选择，存储以及最小路径量度值的更新。因此，工作频率由于减法器，加法器，比较器和选择器，存储器等等的延时所限制，维特比解码器的通过量被限制。
为解决现有技术中存在的上述缺陷，提出了本发明。它的目的是提供一种维特比解码器，它能够不受每个计算单元的延时的影响，提高通过速度。
为实现上述目的，根据本发明，提供了一种维特比解码器，它由能够在一个ACS电路中对路径量度值的读取处理、减法处理、加法处理、比较/选择处理、更新的路径量度值存储处理和最小路径量度值更新处理进行并行流水线处理的装置构成。
根据本发明的第一个方面，解码器还包括插入相应的计算单元之间的触发器或锁存器，用以进行路径量度值的读取处理、减法处理、加法处理、比较/选择处理、更新的路径量度值存储处理和最小路径量度值更新处理，时钟信号或两-相信号的上升沿和下降沿交替用于进行计算单元的并行流水线处理。
根据本设明的维特比解码器，每个计算单元的延时容限可以被展宽，通过实现相应的算术运算的流水线处理，可以减小一个时钟的宽度。结果，即使使用同样的器件工艺技术也可以实现高速处理。此外，由于一个译码时间所需的时钟数的增加被最小化了，通过量增加了。当维特比解码器工作在两倍于常规的ACS电路中以时分方式进行串行算术运算的维特比解码器的频率时，译码时间可以缩短到5/8，获得的通过量是常规的维特比解码器的1.6倍。此外，本发明的维特比解码器可以更容易地设计，因为它能够被设计为由于流水线的处理而不受任何延时的影响。
在参考了下述详细的说明和附图后，本发明的上述和许多其它目的和特征和优点对于本发明普通技术人员来说将是显而易见的，在说明书和附图中，包括了本发明的原理的优选实施例将通过说明例的方式给出。
图1为表示传统的路径量度计算单元和最小路径量度值检测器13的框图。
图2为现有技术中的工作定时图。
图3为表示根据本发明的第一个实施例的示意性结构的框图。
图4为表示根据本发明的第一个实施例的路径量度计算单元和最小路径量度值检测器13的框图。
图5为根据本发明的第一个实施例的工作定时图。
图6为表示根据本发明的第二个实施例的路径量度计算单元和最小路径量度值检测器13的框图。
图7为根据本发明的第二个实施例的工作定时图。
下面参照几个附图中所表示的优选实施例详细说明本发明。
图3为表示根据本发明的第一个实施例的维特比解码器的示意性结构的框图。第一实施例以码比R=1/2，引导距离K=3对卷积码进行译码。因此维特比解码器中的状态数为4。
根据本发明的第一实施例的维特比解码器包括一个用于从接收数据中计算用于四个状态的分支-量度计算单元1，用于由在先的路径量度和一个新得到的分支量度更新路径量度的路径量度计算单元2，一个用于检测四个状态中路径量度最小的一个的最小路径量度值检测器，和一个用于在每个状态存储直至目前的路径历史并输出最大似然数据的路径存储器4。
分支度量计算单元1计算接收数据和四个状态的候选数据之间的汉明距离，并将对应于可被理解为一个状态的两个路径的分支度量X和Y输出到路径计算单元2。路径计算单元2从分支量度X和Y将四个状态的更新的路径量度值输出到最小路径量度值检测器3和将作为四个状态路径信息的路径选择信号输出到路径存储器4，输出存储在路径量度计算单元2中的相应状态的路径量度值，以及从最小路径量度值检测器3输入的前一译码时间内的最小路径量度值。最小路径量度值检测器3检测四个状态中路径量度值最小的一个，并作为最小路径量度值输出。此外，最小路径量度值检测器3向路径存储器4输出一个最小状态选择信号，作为具有最小路径量度值的一个状态的信息。路径存储器4存储路径选择信号作为每个状态的路径历史，并将被最小状态选择信号选择的状态的路径历史作为译码数据输出。
图4为表示根据本发明的第一个实施例的路径量度计算单元2和最小路径量度值检测器3的框图。
路径量度计算单元2通常被称为ACS电路，它对路径量度值进行加、比较、选择。路径量度计算单元2包括存储相应状态的路径量度值的一个路径量度X存储器20和一个路径量度Y存储器21，将从路径量度存储器20和21读取的路径量度值在时钟信号CLK的下降沿进行锁定的触发器(FFs)28a和28b，分别从FFs28a和28b的输出中减去前一译码时间内最小的路径量度值的减法器22和23，将减法器22和23的输出在时钟信号CLK的上升沿进行锁定的触发器(FFs)28c和28d，分别将分支度量X和Y与触发器28c和28d的输出相加的加法器24和25，将加法器24和25的输出在时钟信号CLK的下降沿锁定的触发器(FFs)28e和28f，从FF28e和28f的输出中选择一个较小者的选择器27，和将选择器27的输出在时钟信号CLK的上升沿锁定的触发器FF28g。
最小路径量度值检测器3的构成是，一个将作为FF28g的输出的更新路径量度值与FF34a的输出进行比较的比较器30，一个根据比较器30的输出从FF28g和FF34a的输出中选择较小者的选择器31，将选择器31的输出在时钟信号CLK的上升沿锁定的触发器FF34a，和将选择器31的输出锁定在最小值更新信号的下降沿的FF34b。
下面说明第一实施例的工作。图5是第一实施例的定时图。由于状态数为4，对一对接收信号计算对应于状态“0”至“3”的路径量度值。由于各个计算例如存储器读取、减法、加法、比较/选择、和更新是各自分开的，并且每半个时钟周期并行执行一次，因此一个译码时间由五个时钟构成。下面说明对应于状态“0”的路径量度计算。作为接收数据与候选数据之间的汉明距离计算结果的分支量度被输入到路径量度计算单元2。对应于可识别为同一状态的两个路径的分支路径X和Y分别被输入到加法器24和25。从对应于传输状态“0”和“2”的候选值获得的分支量度被用于状态“0”的路径量度计算。对应于四个状态的路径量度值分别被存储在路径量度X存储器20和路径量度Y存储器21中。尽管(状态所对应的)在同一时分读取的路径量度值是不同的，它们的内容是相同的。为了计算状态“0”的路径量度值，从路径量度X存储器20和路径量度Y存储器21中分别读取对应于先前状态“0”的状态的路径量度值和对应于状态“2”的路径量度值。从路径量度X存储器20和路径量度Y存储器21中读取的路径量度值分别被FF28a和28b在时钟信号CLK的下降沿保持。减法器22和23从FF28a和28b保持的路径量度值中减去在先的一个译码时间内的最小路径量度值，以避免路径量度值无限增加。减法器22和23的输出分别被FF28b和28c在时钟信号CLK的上升沿锁定。加法器24将分支度量X和FF28c的输出相加，而加法器25将分支度量Y和FF28d的输出相加。其和分别被FFs28e和28f在时钟信号CLK的下降沿锁定。FFs28e和28f锁定的和中较小的一个被比较器26和选择器27所选择，并且被FF28g在时钟信号CLK的上升沿锁定。FF28g的输出作为更新的路径量度值被输出到路径量度X存储器20、路径量度Y存储器21和最小路径量度值检测器3。更新的路径量度值作为状态“0”的路径量度值存储在路径量度X存储器20和路径量度Y存储器21中。状态“1”，“2”，和“3”的路径量度值被类似地计算。当状态“0”的更新的路径量度值被输入到最小路径量度值检测器3中时，它被选择器31无条件地选择，并且被FF34a在时钟信号CLK的上升沿锁定。在接收到状态“1”的更新路径量度值之后，比较器30将其与先前状态(状态“0”)的路径量度值进行比较。选择器31将选择较小者，并由FF 34a在时钟信号CLK的上升沿锁定。在接收到状态“2”和“3”的更新路径量度值之后进行相同的操作。四个状态中最小的一个路径量度值根据每个译码时间产生的最小值更新信号由FF34b锁定。
如上所述，在第一实施例中，FF28a至28g被插入在各计算单元例如存储器，减法器，加法器，和比较器/选择器之间。交替地使用时钟信号CLK的上升沿和下降沿，通过并行的流水线处理实现各计算。每个计算单元的延时容限被展宽，一个时钟的宽度被减小。一个译码时间所需的时钟数的增加可以被最小化。每个时钟信号CLK的上升沿和下降沿以及最小值更新信号可以可逆顺序使用。
第一实施例是以码比R=1/2和引导距离K=3对卷积码译码作为例子说明的，本发明适用于任意值的R和K的任何卷积码。
图6为表示根据本发明的第二个实施例的路径量度计算单元2和最小路径量度值检测器3的框图。
路径量度计算单元2包括存储各状态的路径量度值的一个路径量度X存储器20和一个路径量度Y存储器21，电平锁存器29a和29b根据时钟信号φ2对从路径量度存储器20和21读取的路径量度值进行锁存，分别从锁存器29a和29b的输出中减去前一译码时间内最小的路径量度值的减法器22和23，根据时钟信号φ1对减法器22和23的输出进行锁存的锁存器29c和29d，分别将分支度量X和Y与锁存器29c和29d的输出相加的加法器24和25，根据时钟信号φ2对加法器24和25的输出进行锁定的锁存器29e和29f，比较锁存器29e和29f输出的比较器26，从29e和29f的输出中选择一个较小者的选择器27，和根据时钟信号φ1对选择器27的输出进行锁存的锁存器29g。
最小路径量度值检测器3的构成是，一个将28g的输出的更新路径量度值与锁存器35b的输出进行比较的比较器30，一个根据比较器30的输出从锁存器29g和锁存器35b的输出中选择较小者的选择器31，根据时钟信号φ2对选择器31的输出34a进行锁存的锁存器35a，根据时钟信号φ1对锁存器35a的输出进行锁存的锁存器35b，和根据最小值更新信号将选择器31的输出锁存锁存器35c。
下面说明第二实施例的工作。图7是第二实施例的定时图。由于状态数为4，对于一对接收信号计算对应于状态“0”至“3”的路径量度值。由于各个计算例如存储器读取、减法、加法、比较/选择，和数据更新是分开的，并且交替地利用相位时钟φ1和φ2并行的执行，因此一个译码时间由5个时钟构成。下面说明对应于状态“0”的路径量度计算。接收数据与候选数据之间的汉明距离的计算结果即分支量度被输入到路径量度计算单元2。对应于可识别为同一状态的两个路径的分支路径X和Y分别被输入到加法器24和25。从与状态“0”和“2”的传送对应的候选值获得的分支量度被用于状态“0”的路径量度计算。对应于四个状态的路径量度值分别被存储在路径量度X存储器20和路径量度Y存储器21中。尽管在同一时分读取的(状态所对应的)路径量度值是不同的，但它们的内容是相同的。为了计算状态“0”的路径量度值，从路径量度X存储器20和路径量度Y存储器21中分别读取对应于状态“0”之前的状态的路径量度值和对应于状态“2”的路径量度值。从路径量度X存储器20和路径量度Y存储器21中读取的路径量度值分别被锁存器29a和29b根据时钟信号φ1进行锁存。减法器22和23从锁存器29a和29b锁存的路径量度值中减去先前的一个译码时间内的最小路径量度值，以避免路径量度值无限增加。减法器22和23的输出分别被29c和29d根据时钟信号φ1进行锁存。加法器24将分支度量X和锁存器29c的输出相加，而加法器25将分支度量Y和锁存器29d的输出相加。其和分别被锁存器29e和29f根据时钟信号φ2进行锁存。锁存器29e和29f锁存的和中较小的一个被比较器26和选择器27所选择，并且被锁存器29g根据时钟信号φ1进行锁存。锁存器29g的输出作为更新的路径量度值被输出到路径量度X存储器20，路径量度Y存储器21和最小路径量度值检测器3。更新的路径量度值作为状态“0”的路径量度值存储在路径量度X存储器20和路径量度Y存储器21中。状态“1”，“2”，和“3”的路径量度值被类似地计算。当状态“0”的更新的路径量度值被输入到最小路径量度值检测器3中时，它无条件地被选择器31选择，并且被锁存器35b根据时钟信号φ2进行锁存。锁存器35a的输出由锁存器35b根据时钟信号φ1进行锁存。在接收到状态“1”的更新路径量度值之后，比较器30将其与先前状态(状态“0”)的路径量度值进行比较。选择器31将选择较小者，并由锁存器35a根据时钟信号φ1进行锁存。在接收到状态“2”和“3”的更新路径量度值之后进行相同的操作。四个状态中最小的一个路径量度值由锁存器35c根据每个译码时间产生的最小值更新信号保持。
按照这种方式，根据在第二实施例，锁存器29a至29g被插入在各计算单元例如存储器、减法器、加法器、和比较器/选择器之间。交替地使用时钟信号φ1和φ2，通过并行的流水线处理实现各计算。每个计算单元的延时容限被展宽，一个时钟的宽度可以被减小。一个译码时间所需的时钟数的增加可以被最小化。
注意在第二实施例中，通过使用两相时钟信号φ1和φ2，锁存器取代了第一实施例中使用的FFs。锁存器可以用FF几乎一半的电路尺寸实现，因此相比于第一实施例，ACS电路中对应于7x(路径量度的比特长度)锁存器的电路尺寸可以被减小。
尽管第二实施例是以码比R=1/2和引导距离K=3对卷积码译码作为例子说明的，本发明适用于任意值的R和K的任何卷积码。
Claims (5)
1一种用于在ACS电路中以时分方式进行串行计算的维特比解码器，其特征在于包括：
能够在所述ACS电路中对路径量度值的读取处理、减法处理、加法处理、比较/选择处理、更新的路径量度值存储处理和最小路径量度值更新处理进行并行流水线处理的装置。
2．根据权利要求1所述解码器，其特征在于所述解码器还包括插入相应的计算单元之间的触发器，用以进行路径量度值的读取处理、减法处理、加法处理、比较/选择处理、更新的路径量度值的存储处理和最小路径量度值的更新处理，所述计算单元的处理是通过交替使用时钟信号的上升沿和下降沿由并行流水线处理实现的。
3．根据权利要求1所述解码器，其特征在于所述解码器还包括插入相应的计算单元之间的锁存器，用以进行路径量度值的读取处理、减法处理、加法处理、比较/选择处理、更新的路径量度值的存储处理和最小路径量度值的更新处理，所述计算单元的处理是通过交替使用两相时钟信号由并行流水线处理实现的。
4．根据权利要求1所述解码器，其特征在于进一步包括
一个路径量度计算单元，它包括用于存储各状态的路径量度值的第一和第二路径量度存储单元，用于将从所述第一和第二路径量度存储器中读取的路径量度值在时钟信号的上升沿或下降沿锁定的第一和第二触发器，用于从所述第一和第二触发器的输出中减去前一个译码时间中最小的路径量度值的第一和第二减法器，将所述第一和第二减法器的输出在与所述第一和第二触发器相反的时钟信号的上升沿或下降沿锁定的第三和第四触发器，分别将分支度量X和Y与所述第三和第四触发器的输出相加的第一和第二加法器，将所述第一和第二加法器的输出在类似于第一和第二触发器的时钟信号的上升沿或下降沿锁定的第五和第六触发器，将所述第五触发器的输出与所述第六触发器的输出进行比较的第一比较器，根据所述第一比较器的输出从所述第五和第六触发器的输出中选择较小者的第一选择器，将所述选择器的输出在与所述第一和第二触发器相反的时钟信号的上升沿或者下降沿锁定的第七触发器；以及
一个最小路径量度值检测器13，包括一个第八触发器，一个对所述第七触发器输出的更新的路径量度值与所述第八触发器的输出进行比较的第二比较器，一个根据所述第二比较器的输出从所述第七和第八触发器的输出中选择一个较小者的第二选择器，一个将所述第二选择器的输出在类似于用于所述第一和第二触发器的时钟信号的最小值更新信号的下降沿或上升沿锁定的第九触发器，所述第八触发器将所述第二选择器的输出在相反于第一和第二触发器的时钟信号的上升沿或下降沿锁定。
5．根据权利要求1所述的解码器，其特征在于进一步包括：
一个路径量度计算单元，它包括用于存储各状态的路径量度值的第一和第二路径量度存储单元，用于将从所述第一和第二路径量度存储器中读取的路径量度值根据第二时钟信号进行锁存的第一和第二锁存器，用于从所述第一和第二锁存器的输出中减去前一个译码时间中最小的路径量度值的第一和第二减法器，将所述第一和第二减法器的输出根据第一时钟信号进行锁存的第三和第四锁存器，分别将分支量度X和Y与所述第三和第四锁存器的输出相加的第一和第二加法器，将所述第一和第二加法器的输出根据第二时钟信号进行锁存的第五和第六触发器，将所述第五锁存器的输出与所述第六锁存器的输出进行比较的第一比较器，根据所述第一比较器的输出从所述第五和第六锁存器的输出中选择较小者的第一选择器，将所述选择器的输出根据第一时钟信号进行锁存的第七触发器；以及
一个最小路径量度值检测器，包括一个第八锁存器，一个对所述第七锁存器输出的更新的路径量度值与所述第八锁存器的输出进行比较的第二比较器，一个根据所述第二比较器的输出从所述第七和第八锁存器的输出中选择一个较小者的第二选择器，一个根据最小值更新信号将所述第二选择器的输出锁存的第九触发器，所述第八锁存器将所述第二选择器的输出根据第二时钟信号进行锁存。
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Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030328 |
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