JPH09261080A

JPH09261080A - ビタビ復号器

Info

Publication number: JPH09261080A
Application number: JP6343396A
Authority: JP
Inventors: Tetsuya Shimada; 哲也島田
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】回路規模の小さいビタビ復号器を提供するこ
と。【解決手段】送信側からのシリアルなパンクチャド・
データに対して、ＮＵＬＬデータ挿入とデータ順変更を
行って２ビットの並列受信データ列を生成する。２ビッ
トの並列受信データ列は２ビットずつ順番にブランチ・
メトリック作成部３１に並列入力される。パンクチャド
・マスクデータ発生部３６は、ＮＵＬＬデータについて
のブランチ・メトリックの作成を禁止するためのマスク
データを作成する。ブランチ・メトリック作成部３１
は、並列入力データと畳み込み符号の特徴によって定ま
る期待値とを比較し、比較出力をパンクチャド・マスク
データにより処理し、マスク処理された比較出力をクロ
ックでラッチする。加算比較選択部３２やパス・メトリ
ック記憶部３３，パス・メモリ３４，最尤判定部３５
は、通常のビタビ復号器で使用されているものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パンクチャド符号
を復号するビタビ復号器に関するものである。

【０００２】

【従来の技術】図９は符号拘束長を説明する図、図１０
は畳み込み符号器の構成例を示す図、図１１は畳み込み
符号器の状態遷移の例を示す図である。先ず、図１０の
畳み込み符号器について説明する。同図において、(a)
と(b)はシフトレジスタの構成要素、ｉは入力データ、
ｍとｎは符号化データをそれぞれ示す。入力ビットｉと
(a) の出力と(b) の出力とを排他的論理和したものがｍ
となり、入力ビットｉと(b) の出力とを排他的論理和し
たものがｎとなる。

【０００３】図９に示すように、符号化データの出力に
関与する入力データの長さは符号拘束長と呼ばれる。図
１０の畳み込み符号器の拘束長は３となる。また、図１
０の畳み込み符号器においては、１ビットの入力に対し
２ビットの出力があるので、符号化率は１／２となる。

【０００４】図１１は図１０の畳み込み符号器の状態遷
移を示す。図１０のシフトレジスタは、（０，０），
（０，１），（１，０），（１，１）の状態の何れかを
取る。シフトレジスタが（０，０）の状態の下で０が入
力されると、符号化データとして０，０が出力され、シ
フトレジスタの状態は（０，０）のままである。シフト
レジスタが（０，０）の状態の下で１が入力されると、
符号化データとして１，１が出力され、シフトレジスタ
の状態は（１，０）に遷移する。シフトレジスタが
（１，０）の状態の下で１が入力されると、符号化デー
タとして０，１が出力され、シフトレジスタの状態は
（１，１）に遷移する。シフトレジスタが（１，０）の
状態の下で０が入力されると、符号化データとして１，
０が出力され、シフトレジスタの状態は（０，１）に遷
移する。以下、図示の通りである。

【０００５】図１２はビタビ復号(Viterbi decoding)と
トレリス線図を示す図である。最初に、トレリス線図に
ついて説明する。図示のトレリス線図において、実線は
０の入力を、点線は１の入力を表す。また、状態（０，
０）をＡ、状態（１，０）をＢ、状態（０，１）をＣ、
状態（１，１）をＤで表す。初期状態では、畳み込み符
号器の状態がＡであると仮定する。状態Ａの下で０が入
力されると、符号化データとして００が出力され、状態
はＡのままである。状態Ａの下で、１が入力されると、
符号化データとして１１が出力され、状態はＢに遷移す
る。以下、図示の通りである。

【０００６】図１０の畳み込み符号器において、符号器入力ｉ＝（０，１，０，０，…）であるとすると、符号器出力Ｙ＝（００，１１，００，１１，…）となる。この符号器出力Ｙは回線等を介して受信機に送
られるが、ノイズ等によって変形され、受信機入力Ｙ′＝（１０，１１，００，１１，…）になったと仮定する。

【０００７】次に、ハミング距離について説明する。Ｙ１＝００，１１，００Ｙ′＝１０，１１，００とのハミング距離は２になる。なお、ＥＯＲは排他的論
理和を表す。Ｙ２＝１１，０１，０１Ｙ′＝１０，１１，００とのハミング距離は３になる。

【０００８】状態遷移がＡ→Ａであると、符号器からは
００が出力される。００と１番目の受信器データ＝１０
のハミング距離は１となる。１行２列目の○の中の１
は、このハミング距離を表す。状態遷移がＡ→Ｂである
と、符号器からは１１が出力される。１１と１番目の受
信器データ＝１０のハミング距離は１となる。２行２列
目の○の中の１は、このハミング距離を表す。

【０００９】状態遷移がＡ→Ａ→Ａであると、符号化デ
ータ列は００，００となる。この符号化データ列＝０
０，００と受信データ列＝１０，１１のハミング距離
は、３になる。１行３列目の○の中の３は、このハミン
グ距離を表す。状態遷移がＡ→Ａ→Ｂであると、符号化
データ列は００，１１になる。この符号化データ列＝０
０，１１と受信データ列＝１０，１１のハミング距離
は、１となる。２行３列目の○の中の１は、このハミン
グ距離を表す。

【００１０】状態遷移がＡ→Ｂ→Ｃであると、符号化デ
ータ列は１１，１０になる。この符号化データ列＝１
１，１０と受信データ列＝１０，１１のハミング距離
は、２となる。３行３列目の○の中の２は、このハミン
グ距離を表す。状態遷移がＡ→Ｂ→Ｄであると、符号化
データ列は１１，０１になる。この符号化データ列＝１
１，０１と受信データ列＝１０，１１のハミング距離
は、２となる。４行３列目の○の中の２は、このハミン
グ距離を表す。

【００１１】トレリス線図における○の中の数字は、パ
スメトリックを表す。また、或る状態から或る状態に遷
移した時に生ずる符号化データと，対応する受信データ
とのハミング距離をブランチ・メトリックと呼ぶ。

【００１２】１行４列目の状態Ａに至るパスとしては、
１行３列の状態Ａからの枝路（ブランチ）と３行３列の
状態Ｃからの枝路の二つがある。状態Ａからの枝路を通
る場合の符号化データは００となる。この符号化データ
＝００と３番目の受信データ＝００のブランチ・メトリ
ックは０であり、遷移元の状態Ａのパス・メトリック＝
３にブランチ・メトリック＝０を加算すると、加算結果
は３になる。状態Ｃからの枝路を通る場合の符号化デー
タは１１となる。この符号化データ＝１１と３番目の受
信データ＝００のブランチ・メトリックは２であり、遷
移元の状態Ｃのパス・メトリック＝２にブランチ・メト
リック＝２を加算すると、加算結果は４になる。二つの
加算結果を比較し、小さい方（＝３）を１行４列目の状
態Ａのパス・メトリックとする。また、この際、枝路が
Ａ→Ａであることを記憶する。

【００１３】２行４列目の状態Ｂに至る枝路としては、
１行３列の状態Ａからの枝路と、３行３列の状態Ｃから
の枝路の二つがある。状態Ａからの枝路を通る場合の符
号化データは１１となる。この符号化データ＝１１と３
番目の受信データ＝００のブランチ・メトリックは２で
あり、遷移元の状態Ａのパス・メトリック＝３にブラン
チ・メトリック＝２を加算すると、加算結果は５にな
る。状態Ｃからの枝路を通る場合の符号化データは００
となる。この符号化データ＝００と３番目の受信データ
＝００のブランチ・メトリックは０であり、遷移元の状
態Ｃのパス・メトリック＝２にブランチ・メトリック＝
０を加算すると、加算結果は２になる。二つの加算結果
を比較し、小さい方（＝２）を２行４列目の状態Ｂのパ
ス・メトリックとする。また、状態Ｃ→Ｂの枝路が選択
されたことを記憶する。

【００１４】４組の受信データ（１０，１１，００，１
１）を受信した状態の下では、状態Ａのパス・メトリッ
クは２であり、最も小さい。この時点では、第１行第５
列の状態ＡはＣ→Ａの枝路を記憶し、第３行第４列の状
態ＣはＢ→Ｃの枝路が選択されたことを記憶し、第２行
第３列の状態ＢはＡ→Ｂの枝路が選択されたことを記憶
し、第１行第２列の状態ＡはＡ→Ａの枝路が選択された
ことを記憶し、第１行第１列の状態Ａは何も記憶してい
ない。したがって、最も小さいパス・メトリックを得る
ための枝路の順序集合はＡ→Ａ→Ｂ→Ｃ→Ａとなり、符
号器出力データ列が００，１１，１０，１１らしいと推
定される。

【００１５】図１３は従来のビタビ復号器の構成例を示
す図、図１４はＡＣＳ部の構成例を示す図である。同図
において、１はブランチ・メトリック作成部、２はＡＣ
Ｓ部、３はパス・メトリック記憶部、４はパス・メモ
リ、５は最尤判定部、６−１と６−２は加算器、７は比
較回路、８は選択回路をそれぞれ示している。

【００１６】ブランチ・メトリック作成部１は、或る状
態から或る状態に遷移する際に出力される符号化データ
と，受信信号とのハミング距離（ブランチ・メトリッ
ク）を計算するものである。例えば状態数を４とする
と、４×２個のブランチ・メトリックが出力される。

【００１７】ＡＣＳ部２の構成例は図１４に示される。
ＡＣＳは、Add Compare Selectの略である。ＡＣＳ部は
各状態に対応して存在し、例えば４個の状態Ａ，Ｂ，
Ｃ，Ｄが存在する場合には４個のＡＣＳ部が存在する。
以下、説明を簡単にするために、ビタビ復号器が図１２
のトレリス線図で示される特徴を持つ畳み込み符号を復
号するものとする。

【００１８】状態Ａに対応するＡＣＳ部２の場合は、パ
ス・メトリックＰＭ−１は状態Ａのパス・メトリックを
示し、パス・メトリックＰＭ−２は状態Ｃのパス・メト
リックを示し、ブランチ・メトリックＢＭ−１が状態Ａ
からＡへの枝路に対応する符号化データ＝００と受信デ
ータとの距離を示し、ブランチ・メトリックＢＭ−２は
状態Ｃから状態Ａへの枝路に対応する符号化データ＝１
１と受信データとの距離を示す。

【００１９】加算器６−１はパス・メトリックＰＭ−１
とブランチ・メトリックＢＭ−１を加算し、加算器６−
２はパス・メトリックＰＭ−２とブランチ・メトリック
ＢＭ−２を加算する。これらの加算結果は比較回路７に
入力される。比較回路７は左側に入力される加算結果と
右側に入力される加算結果を比較し、左側の加算結果が
右側の加算結果以下である場合には１を出力し、右側の
加算結果が左側の加算結果より小の場合には０を出力す
る。比較結果は選択回路８に入力される。

【００２０】選択回路８は、比較結果が１の場合には左
側の加算結果をパス・メトリックとして出力し、比較結
果が０の場合には右側の加算結果をパス・メトリックと
して出力する。選択回路８から出力されるパス・メトリ
ックは、対応するパス・メトリック記憶部３に書き込ま
れる。

【００２１】選択回路８はパス情報も出力する。パス・
メトリックＰＭ−１が状態Ａのパス・メトリックであ
り、パス・メトリックＰＭ−２が状態Ｃのパス・メトリ
ックであるとすると、比較結果が１の場合には、状態Ａ
→Ａの枝路が選択されたことが状態Ａのパス・メモリに
追加され、比較結果が０の場合には、状態Ｃ→Ａの枝路
が選択されたことが状態Ａのパス・メモリに追加され
る。

【００２２】図１３のビタビ復号器において、ブランチ
・メトリック作成部１から出力される各ブランチ・メト
リックは、対応するＡＣＳ部２に入力される。各ＡＣＳ
部２には、ブランチ・メトリックの外に、パス・メトリ
ック記憶部３から読み出された対応するパス・メトリッ
クと、パス・メモリ４から読み出された対応するパス情
報とが入力される。各ＡＣＳ部２から出力されるパス・
メトリックは対応するパス・メトリック記憶部３に書き
込まれ、各ＡＣＳ部２から出力されるパス情報は対応す
るパス・メモリ４に書き込まれる。

【００２３】最尤判定部５は、受信データを受信し終わ
ったとき、全てのパス・メトリック記憶部３の内容を読
み出し、最も小さいパス・メトリックを記憶するパス・
メトリック記憶部３を見つけ出す。次に、見つけ出した
パス・メトリック記憶部３に対応するパス・メモリ４の
パス情報を基点とし、パス・メモリ４の内容を参照しな
がら、時間軸を逆方向に辿って枝路の順序集合を求め、
求めた枝路の順序集合から原データを推定する。

【００２４】

【発明が解決しようとする課題】ビタビ復号器の回路規
模は、復号対象の畳み込み符号を生成する畳み込み符号
器の状態数によって指数関数的に増大する。拘束長Ｋの
畳み込み符号器は２^K-1の状態を持ち、状態に繋がって
いるパスの総数Ｎｓは、符号拘束長Ｋと符号化率Ｒによ
り、以下の関係がある。Ｒ＝ｉ／ｏＮｓ＝２^(i+k-1) ここで、ｉは１クロックで畳み込み符号器に入力される
ビット数を表し、ｏは１クロックで畳み込み符号器から
出力されるビット数を表す。例えば、Ｋ＝７，Ｒ＝３／
４の場合は、Ｎs ＝５１２となり、各状態には一つ前の
８状態（２ⁱ）と繋がっていることから、基本構成で作
ると、今日のＬＳＩ技術では作れない規模となる。

【００２５】本発明は、この点に鑑みて創作されたもの
であって、符号化率を向上させた場合でも、回路規模が
入力ビット数に大きく依存しないようにすることで、パ
ンクチャド符号を使った場合でもＬＳＩ化を可能にする
ビタビ復号器を提供することを目的としている。

【００２６】

【課題を解決するための手段】そしてそのため、請求項
１のビタビ復号器は、畳み込み符号器と符号間引き部を
有するパンクチャド符号送信回路から送信されるシリア
ルなパンクチャド・データを復号するビタビ復号器であ
って、２ビットの並列受信データ作成部と、パンクチャ
ド・マスクデータ発生部と、ブランチ・メトリック作成
部と、畳み込み符号器の構成によって定まる個数の加算
比較選択回路と、生き残りパスを記憶するパス・メモリ
と、パス・メトリックを記憶するパス・メトリック記憶
部と、最尤判定部とを具備し、２ビットの並列受信デー
タ作成部は、受信したシリアルなパンクチャド・データ
列に対してヌルデータ挿入とデータ順変更を行って２ビ
ットの並列受信データ列を作成し、２ビットずつ並列出
力し、パンクチャド・マスクデータ発生部は、カウンタ
とゲートとを有し、ヌルデータに対するブランチ・メト
リックの生成を禁止させるパンクチャド・マスクデータ
を生成し、ブランチ・メトリック作成部は、２ビットの
並列受信データ作成部から出力される２ビットの並列入
力データと畳み込み符号の規則性にしたがった期待値と
を比較し、比較出力をパンクチャド・マスクデータによ
り処理し、マスク処理された比較出力をクロックでラッ
チし、各加算比較選択回路は、１個の状態に対応付けら
れ、対応する状態に到達する二つのパスについて、ブラ
ンチ・メトリック作成部で作成されたブランチ・メトリ
ックとパスメトリックを加算し、２個の加算結果を比較
し、小さい方の加算結果を当該状態のパス・メトリック
としてパス・メトリック記憶部に書き込むと共に、小さ
い加算結果を示すパスを生き残りパスとしてパス・メモ
リに書き込み、最尤判定部は、パス・メトリック記憶部
およびパス・メモリの内容を参照して畳み込み符号器へ
の入力データを推定することを特徴とするものである。

【００２７】請求項２のビタ復号器は、請求項１のビタ
ビ復号器において、畳み込み符号器のトレリス線図に従
って、パス・メモリ及びパス・メトリック記憶部のイネ
ーブル制御を行うパスメモリ／パスメトリック・イネー
ブル制御部を設けたことを特徴とするものである。

【００２８】

【発明の実施の形態】図１は畳み込み符号器とパンクチ
ャド符号を説明する図である。パンクチャド符号送信回
路は、図１(a) に示すような畳み込み符号器を有してい
る。この畳み込み符号器は、符号拘束長＝７，符号化率
Ｒ＝１／２のものである。

【００２９】図１(b) はパンクチャド・パターン３／４
のパンクチャド符号を示すものである。Ｃ０は畳み込み
符号器の一方の出力を表し、Ｃ１は畳み込み符号器の他
方の出力を表す。Ｃ０(i) はＣ０側出力のｉ番目（ｉは
１，２，…）のビットを表し、Ｃ１(i) はＣ１側出力の
ｉ番目（ｉは１，２，…）のビットを表す。

【００３０】パンクチャド符号送信回路は、図１(a) の
ような畳み込み符号器の他に符号間引き部を有してい
る。図１(b) に示すように、符号間引き部は、ビットＣ
０(1)を送信ビットとし、Ｃ１(1) も送信ビットとし、
出力ビットＣ０(2) を送信ビットとせず、Ｃ１(2) を送
信ビットとし、Ｃ０(3) を送信ビットとし、Ｃ１(3) を
送信ビットとせず、出力ビットＣ０(4) を送信ビットと
し、Ｃ１(4) も送信ビットとし、出力ビットＣ０(5) は
送信ビットとせず、Ｃ１(5) を送信ビットとし、Ｃ０
(6) を送信ビットとし、Ｃ１(6) を送信ビットとしな
い。以下、同様な処理が行われる。符号間引き部は、上
述のようにして選択された送信ビットの集合をシリアル
・データの形式で送信するが、シリアル出力順はＣ０
(1) Ｃ1 (1) Ｃ０(3) Ｃ１(2) Ｃ０(4) Ｃ１(4) …とな
る。

【００３１】図１(c) は図１(a) および図１(b) で説明
したようなパンクチャド符号送信回路と等価な畳み込み
符号器を示す。上述のパンクチャド符号送信回路は、３
ビットの入力データの値および６ビットのシフトレジス
タの値によって定まる４ビットの出力データを出力する
ものであるので、拘束長＝９の畳み込み符号器のように
見える。

【００３２】受信データ系列はＣ０(1) Ｃ1 (1) Ｃ０
(3) Ｃ１(2) Ｃ０(4) Ｃ１(4) …と言うのものである
が、受信側では上述の受信データ系列を並べ換え、ＮＵ
ＬＬデータを挿入し、Ｃ０(1) Ｃ０(2X)Ｃ０(3) Ｃ０(4) … Ｃ1 (1) Ｃ１(2) Ｃ１(3X) Ｃ１(4) … と言う２ビットの並列受信データ系列を作成する。な
お、Ｃ０(2X)やＣ１(3X)はＮＵＬＬデータであり、その
値は０でも１でも良い。２ビットの並列受信データ系列
は、２ビットずつブランチ・メトリック作成部１１に入
力される。

【００３３】受信したシリアルなパンクチャド・データ
列に対してヌルデータ挿入とデータ順変更を行って２ビ
ットの並列受信データ列を作成する２ビットの並列受信
データ作成部の構成例は、図２に示される。同図におい
て、１１はシフトレジスタ、１２はＥＯＲ回路（排他的
論理和回路）、１３はフリップフロップ、１４と１５は
ＡＮＤ回路、１６はＯＲ回路、１７は８ビットのシフト
レジスタ、１８はマルチプレクサ、１９は４ビットのシ
フトレジスタ、２０はＯＲ回路、２１はカウンタ、２２
はＡＮＤ回路、２３は反転回路、２４はフリップフロッ
プをそれぞれ示している。

【００３４】シフトレジスタ１１のデータ入力端子には
信号ｉｎｃｌｋが入力され、クロック入力端子には信号
ｓｙｓｃｌｋが入力され、リセット端子には信号ｒｅｓ
ｅｔが入力される。信号ｉｎｃｌｋは、畳み込み及びパ
ンクチャド符号化された入力データＤＩＮに同期させた
クロックである。信号ｓｙｓｃｌｋはビタビ復号器のシ
ステム・クロックである。

【００３５】排他的論理和回路１２は、シフトレジスタ
１１のＱ０出力と信号ｓｆｃｌｋの排他的論理和を取る
ものである。信号ｓｆｃｌｋは、シフトレジスタ１１の
Ｑ１出力である。フリップフロップ１３のクロック入力
端子にはシフトレジスタ１１のＱ０出力が印加され、フ
リップフロップ１３のデータ入力端子にはフリップフロ
ップ１３の負側出力が印加される。フリップフロップ１
３の正側出力が信号ｆｆｃｌｋとなる。信号ｆｆｃｌｋ
は、シフトレジスタ１１のＱ０出力の分周出力である。

【００３６】ＡＮＤ回路１４には、排他的論理和回路１
２の出力と，信号ｆｆｃｌｋの反転とが入力される。Ａ
ＮＤ回路１５には，シフトレジスタ１１のＱ０出力と，
信号ｓｆｃｌｋの反転と，信号ｆｆｃｌｋとが入力され
る。ＯＲ回路１６には、ＡＮＤ回路１４の出力とＡＮＤ
回路１５の出力とが入力される。ＯＲ回路１６の出力が
信号ｏｒｃ−ｓになる。

【００３７】シフトレジスタ１７は、８ビットのもので
ある。シフトレジスタ１７のデータ入力端子には畳み込
み及びパンクチャド符号化された入力データＤＩＮが入
力され、シフトレジスタ１７のクロック入力端子には信
号ｏｒｃ−ｓが入力され、リセット入力端子にはリセッ
ト信号が入力される。

【００３８】マルチプレクサ１８の１番目（先頭）のデ
ータ入力端子にはシフトレジスタ１７のＱ４出力が入力
され、マルチプレクサ１８の２番目のデータ入力端子に
はシフトレジスタのＱ５出力が入力され、マルチプレク
サ１８の３番目のデータ入力端子にはシフトレジスタ１
７のＱ３出力が入力され、マルチプレクサ１８の４番目
のデータ入力端子にはシフトレジスタのＱ２出力が入力
され、マルチプレクサ１８の５番目のデータ入力端子に
はシフトレジスタ１７のＱ７出力が入力され、マルチプ
レクサ１８の６番目のデータ入力端子にはシフトレジス
タのＱ６出力が入力される。

【００３９】マルチプレクサ１８は、信号ｓｅｌが０を
示しているときは、１番目のデータ入力端子のデータを
出力端子Ｃ１から出力し、２番目のデータ入力端子のデ
ータをＣ０から出力する。マルチプレクサ１８は、信号
ｓｅｌが１を示しているときは、３番目のデータ入力端
子のデータを出力端子Ｃ１から出力し、４番目のデータ
入力端子のデータをＣ０から出力する。マルチプレクサ
１８は、信号ｓｅｌが２を示しているときは、５番目の
データ入力端子のデータを出力端子Ｃ１から出力し、６
番目のデータ入力端子のデータをＣ０から出力する。

【００４０】シフトレジスタ１９は４ビットのものであ
り、そのデータ入力端子には信号ｒｅｓｅｔが入力さ
れ、クロック入力端子には信号ｉｎｃｌｋが入力され
る。シフトレジスタ１９のＱ３（先頭はＱ０）出力が信
号ｓｅｌｒｄになる。信号ｓｅｌｒｄは、ＯＲ回路２０
とフリップフロップ２４のリセット端子に入力される。

【００４１】ＯＲ回路２０には、信号ｓｅｌｒｄとＡＮ
Ｄ回路２２の出力が入力される。ＯＲ回路２０の出力
は、カウンタ２１のリセット端子に入力される。カウン
タ２１は２ビットのものであり、信号ｏ−ｃｋをカウン
トする。カウンタ２１は、２⁰ビット出力と２¹ビット
出力を持つ。ＡＮＤ回路２２には、カウンタ２１の２⁰
ビット出力と２¹ビット出力が入力され、カウンタ２１
の値が３になると、１を出力する。

【００４２】反転回路２３は、信号ｏｒｃ−ｓを反転す
る。反転回路２３の出力が信号ｉｎｖ−ｃｌｋとなる。
フリップフロップ２４のクロック入力端子には信号ｉｎ
ｖ−ｃｌｋが入力され、データ入力端子には負側出力が
入力される。フリップフロップ２４は、分周回路として
動作する。

【００４３】図３は図２に示す２ビットの並列受信デー
タ作成部のタイムチャートである。同図において、ｒｄリセット信号ＤＩＮ畳み込みおよびパンクチャド符号化された入力データｉｎｃｌｋＤＩＮに同期させたクロックｓｙｓｃｌｋビタビ復号器のシステム・クロックｓｆｃｌｋｉｎｃｌｋを入力としｓｙｓｃｌｋをクロックとしたシフトレジスタのＱ１出力シフトレジスタのＱ０出力とＱ１出力の排他的論理和出力ｆｆｃｌｋシフトレジスタのＱ０出力の分周出力ｏｒｃ−ｓパンクチャド符号化データ４ビットから６ビットを生成するためのデータ・ラッチ用クロック。ｉｎｃｌｋの２サイクルに１回ＮＵＬＬ挿入用にクロックを挿入している。ｉｎｖ−ｃｌｋｏｒｃ−ｓでラッチされたデータ（パンクチャド・データの復号）をペアリング（Ｃ０とＣ１のペア）し、ビタビ復号器の入力データとするためのクロックｏ−ｃｋを生成するための分周用クロックｏ−ｃｋ前述参照ｓｅｌパンクチャド化された入力データＤＩＮをｏｒｃ−ｓでラッチし、そのデータを並べ換えるためのＭＰＸのセレクト信号で、０→１→２→０→１…の順に回っている。ｓｅｌｒｄ入力データの入れ替えを行う必要があるため、リセット後４ビット分リセット状態を保持するためのリセット信号。この間のデータはシフトレジスタにて保持される。をそれぞれ示している。図３のタイムチャートは上述の
説明から容易に理解できるものと思われるので、図３の
タイムチャートについての説明は省略する。

【００４４】図４は２ビットの並列受信データ作成を説
明する図である。図１(a) の畳み込み符号器の第１の出
力端子Ｃ０からは、Ｃ０(1) ，Ｃ０(2) ，Ｃ０(3) ，Ｃ
０(4) ，Ｃ０(5) ，Ｃ０(6) ，…と言う符号化データが
出力され、第２の出力端子Ｃ１からは、Ｃ１(1) ，Ｃ１
(2) ，Ｃ１(3) ，Ｃ１(4) ，Ｃ１(5) ，Ｃ１(6) ，…と
言う符号化データが出力される。

【００４５】符号間引き部によって、第１の符号化デー
タ列Ｃ０(1) ，Ｃ０(2) ，Ｃ０(3)，Ｃ０(4) ，Ｃ０(5)
，Ｃ０(6) ，…の中からＣ０(2) ，Ｃ０(5) ，…が間
引かれ、第２の符号化データ列Ｃ１(1) ，Ｃ１(2) ，Ｃ
１(3) ，Ｃ１(4) ，Ｃ１(5)，Ｃ１(6) …からＣ１(3)
，Ｃ１(6) …が間引かれ、間引後の第１の符号化デー
タ列と第２の符号化データ列から、Ｃ０(1) ，Ｃ１(1)
，Ｃ０(3) ，Ｃ１(2) ，Ｃ０(4) ，Ｃ１(4) Ｃ０(6)
，Ｃ１(5) ，…と言うシリアルなパンクチャド・デー
タ列が生成される。

【００４６】図２に示す２ビットの並列受信データ作成
部は、ＮＵＬＬデータを挿入し、Ｃ０(1) ，Ｃ１(1) ，
ＮＵＬＬ，Ｃ０(3) ，Ｃ１(2) ，ＮＵＬＬ，Ｃ０(4) ，
Ｃ１(4) ，ＮＵＬＬ，Ｃ０(6) ，Ｃ１(5) ，ＮＵＬＬ，
…を生成する。図３のｏｒｃ−ｓ行における（Ｃ１），
（Ｃ０），（Ｃ１）がＮＵＬＬデータに相当する。

【００４７】信号ｒｄがオフされてから第６番目の信号
ｏｒｃ−ｓが立ち上がると、シフトレジスタ１７の出力
は、Ｑ０ＮＵＬＬＱ１Ｃ１(2) Ｑ２Ｃ０(3) Ｑ３ＮＵＬＬＱ４Ｃ１(1) Ｑ５Ｃ０(1) Ｑ６ ― Ｑ７ ― となる。このときは信号ｓｅｌは０を示しているので、
信号Ｃ１(1) がマルチプレクサ１８の出力端子Ｃ１から
出力され、信号Ｃ０(1) が出力端子Ｃ０から出力され
る。

【００４８】信号ｒｄがオフされてから第８番目の信号
ｏｒｃ−ｓが立ち上がると、シフトレジスタ１７の出力
は、Ｑ０Ｃ１(4) Ｑ１Ｃ0 (4) Ｑ２ＮＵＬＬＱ３Ｃ１(2) Ｑ４Ｃ０(3) Ｑ５ＮＵＬＬＱ６Ｃ１(1) Ｑ７Ｃ０(1) となる。このときは信号ｓｅｌは１を示しているので、
信号Ｃ１(2) がマルチプレクサ１８の出力端子Ｃ１から
出力され、ＮＵＬＬが出力端子Ｃ０から出力される。以
下、図示の通りである。

【００４９】図５は本発明のビタビ復号器の構成例を示
す図である。同図において、３１はブランチ・メトリッ
ク作成部、３２はＡＣＳ部、３３はパス・メトリック記
憶部、３４はパス・メモリ、３５は最尤判定部、３６は
パンクチャド・マスクデータ発生部、３７はパスメモリ
／パスメトリック・イネーブル制御部をそれぞれ示して
いる。

【００５０】ブランチ・メトリック作成部３１は、複数
の枝路のそれぞれについて、枝路によって定まる期待値
と２ビット単位の入力データの間のブランチ・メトリッ
クを計算し、計算結果を出力する。

【００５１】本発明では、図１のようなパンクチャド符
号を復号化する場合、ＡＣＳ部の数は６４個となる。Ａ
ＣＳ部３２には、対応するブランチ・メトリックの他
に、対応するパス・メトリック記憶部３３の内容と，対
応するパス・メモリ３４の内容とが入力される。ＡＣＳ
部３２は、これらのデータに基づいて、パス・メトリッ
ク及びパス情報を生成する。ＡＣＳ部３２によって生成
されたパス・メトリックは対応するパス・メトリック記
憶部３３に書き込まれ、ＡＣＳ部３２によって生成され
たパス情報は対応するパス・メモリ３４に書き込まれ
る。

【００５２】最尤判定部３５は、複数のパス・メトリッ
ク記憶部３３の中から最も値の小さい値を持つパス・メ
トリック記憶部３３を探し出し、探し出したパス・メト
リック記憶部３３に対応するパス・メモリ３４のパス情
報を基点としてトレース・バックを行い、原データを推
定する。

【００５３】パンクチャド・マスクデータ発生部３６
は、上述のＣ０(2X)やＣ１(3X)のようなＮＵＬＬデータ
に対するブランチ・メトリックの生成を禁止するための
マスクデータを作成するものである。作成されたマスク
データは、ブランチ・メトリック作成部３１に入力され
る。

【００５４】パスメモリ／パスメトリック・イネーブル
制御部３７は、復号処理の立上げ時におけるパス・メト
リック記憶部３３やパス・メモリ３４の制御を行うもの
である。リセット信号（図３の信号ｒｄに相当）は、ブ
ランチ・メトリック作成部３１，パンクチャド・マスク
データ発生部３６，パスメモリ／パスメトリック・イネ
ーブル制御部３７，パス・メトリック記憶部３３，パス
・メモリ３４に印加される。

【００５５】図６はパンクチャド・マスクデータ発生部
の構成例を示す図である。同図において、３８は２ビッ
トのカウンタ、３９と４０は反転回路、４１はＡＮＤ回
路、４２はＯＲ回路をそれぞれ示している。

【００５６】カウンタ３８はパラレル入力クロックをカ
ウントするものであり、ＯＲ回路４２の出力が１になる
とリセットされる。パラレル入力クロックとは２ビット
の並列受信データ系列を２ビットずつブランチ・メトリ
ック作成部３１に入力するためのものであり、図２のク
ロックｏ−ｃｋに相当する。カウンタ３８の上側出力は
反転回路３９で反転されてマスクデータＣＭ０となり、
カウンタ３８の下側出力は反転回路４０で反転されてマ
スクデータＣＭ１となる。ＡＮＤ回路４１には、カウン
タ１８の上側出力と下側出力が入力される。ＯＲ回路４
２には、リセット信号（図３の信号ｒｄ）とＡＮＤ回路
４１の出力が入力される。

【００５７】カウンタ３８の内容が００の場合には、マ
スクデータＣＭ０とＣＭ１の両方が１になる。カウンタ
３８の内容が０１の場合には、マスクデータＣＭ０が０
になり、マスクデータＣＭ１が１になる。カウンタ３８
の内容が１０の場合には、マスクデータＣＭ０が１にな
り、マスクデータＣＭ１が０になる。カウンタ３８の内
容が１１になると、カウンタ３８の値は００に初期化さ
れる。

【００５８】図７はブランチ・メトリック作成部の構成
例を示す図である。同図において、４４と４５はＡＮＤ
回路、４６と４７は排他的論理和回路、４８はトライス
テート・ゲート、４９はＡＮＤ回路、５０はフリップフ
ロップを示している。

【００５９】信号Ｃ０とＣ１は２ビットの並列受信デー
タを示す。信号Ｃ０′とＣ１′は期待値を示す。図１２
に示すようなトレリス線図においては、ＡからＡに至る
枝路，ＣからＡに至る枝路，ＡからＢに至る枝路，Ｃか
らＢに至る枝路，ＢからＣに至る枝路，ＤからＣに至る
枝路，ＢからＤに至る枝路，ＤからＤに至る枝路の８個
の枝路が存在するが、図７のブランチ・メトリック作成
部がＣからＡに至る枝路に対応するものと仮定すると、
期待値Ｃ０′Ｃ１′は１１になる。

【００６０】信号Ｃ０とＣ０′は排他的論理和回路４６
に入力され、排他的論理和回路４６の出力はＡＮＤ回路
４４に入力される。ＡＮＤ回路４４は、マスクデータＣ
Ｍ０が１であることを条件として、排他的論理和回路４
６の出力をフリップフロップ５０に入力する。同様に、
信号Ｃ１とＣ１′は排他的論理和回路４７に入力され、
排他的論理和回路４７の出力はＡＮＤ回路４５に入力さ
れる。ＡＮＤ回路４５は、マスクデータＣＭ１が１であ
ることを条件として、排他的論理和回路４７の出力をフ
リップフロップ５０に入力する。フリップフロップ５０
の出力がブランチ・メトリックＢＭ−Ｎになる。なお、
フリップフロップ５０は２個のフリップフロップを表
す。

【００６１】トライステート・ゲート４８が導通状態で
あると、パラレル入力クロックがフリップフロップ５０
のクロック入力端子に印加される。第１の状態イネーブ
ル・データがＡＮＤ回路４９の上側入力端子に印加さ
れ、第２の状態イネーブル・データがＡＮＤ回路４９の
下側入力端子に印加され、ＡＮＤ回路４９の出力がトラ
イステート・ゲートの制御端子に印加される。第２の状
態イネーブル・データは、図８のトレリス状態テーブル
５３から得られる。

【００６２】図８はパスメモリ／パスメトリック・イネ
ーブル制御部の構成例を示す図である。同図において、
５１はＡＮＤ回路、５２はカウンタ、５３はトレリス状
態テーブルをそれぞれ示している。

【００６３】復号誤り後、直ぐに受信状態にするため
に、リセット信号でパス・メトリック記憶部３３および
パス・メモリ３４を初期化するが、リセット後（拘束長
−１）回のパラレル入力の間、トレリス線図に従った状
態でのみ判定する必要がある。このため、リセット後
（拘束長−１）回の間、トレリス線図に従った状態のパ
ス・メモリとパス・メトリックのみイネーブルにする制
御を行う。なお、パラレル入力クロックを制御する信号
としては、トレリス状態テーブル出力の他に、前段のカ
ウンタ出力から生成しても良い。

【００６４】トレリス線図が図１２に示されるものと仮
定して、図８のパスメモリ／パスメトリック・イネーブ
ル制御部を説明する。トレリス状態テーブル５３は、第
０行（先頭行），第１行，第２行を有している。各行は
９ビット構成であり、第１ビットはＡ→Ａの枝路に対す
る状態イネーブル・データ、第２ビットはＣ→Ａの枝路
に対する状態イネーブル・データ、第３ビットはＡ→Ｂ
の枝路に対する状態イネーブル・データ、第４ビットは
Ｃ→Ｂの枝路に対する状態イネーブル・データ、第５ビ
ットはＢ→Ｃの枝路に対する状態イネーブル・データ、
第６ビットはＤ→Ｃの枝路に対する状態イネーブル・デ
ータ、第７ビットはＢ→Ｄの枝路に対する状態イネーブ
ル・データ、第８ビットはＤ→Ｄの枝路に対する状態イ
ネーブル・データである。第９ビットはＡＮＤ回路５１
の下側入力端子に印加されるデータである。

【００６５】トレリス状態テーブルの第０行においては
ビット１，ビット３及びビット９が１で他のビットは０
であり、第１行においてはビット１，ビット３，ビット
５，ビット７及びビット９が１で他のビットは０であ
り、第２行においてはビット１ないしビット８が１でビ
ット９が０である。

【００６６】ＡＮＤ回路５１にはパラレル入力クロック
とトレリス状態テーブル５３からの読出データのビット
９とが入力される。カウンタ５２のクロック入力端子に
はＡＮＤ回路５１の出力が入力され、カウンタ５２のリ
セット端子にはリセット信号（図３の信号ｒｄ）が入力
される。

【００６７】トレリス状態テーブル５３からの読出デー
タの第１ビットないし第８ビットは、ブランチ・メトリ
ック作成部３１に送られると共にＡＣＳ部３２に送られ
る。ＡＣＳ部３２は、送られて来た読出データをラッチ
する。

【００６８】カウンタ５２の値が００のときには、トレ
リス状態テーブル５３の第０行が読み出される。この読
出データ（００の読出データと言う）の第１ビット，第
３ビット及び第９ビットが１であり、他のビットは０で
ある。この状態の下では、ＡＮＤ回路５１はパラレル入
力クロックを通す。

【００６９】００の読出データの第１ビットが１である
ので、Ａ→Ａの枝路に対応するブランチ・メトリック作
成部（図７を参照）に印加される第２の状態イネーブル
・データは１となる。この結果、パラレル入力クロック
がフリップフロップ５０に印加可能になり、ＡＮＤ回路
４４の出力およびＡＮＤ回路４５の出力は並列入力クロ
ックの立ち上がりでフリップフロップ５０にセットされ
る。

【００７０】００の読出データの第１ビットは１，第２
ビットは０であるので、状態Ａに対応するＡＣＳ部（図
１４を参照）における右側の回路部分（加算器６−２を
含む部分）はディスエーブルになり、左側の回路部分
（加算器６−１を含む部分）がイネーブルになる。この
結果、状態Ａのパス・メトッリクとＡ→Ａの枝路に対応
するブランチ・メトリックとの加算結果が状態Ａのパス
・メトリック記憶部３３に書き込まれ、Ａ→Ａの枝路が
選択されたことが状態Ａのパス・メモリ３４に書き込ま
れる。

【００７１】また、００の読出データの第３ビットが１
であるので、Ａ→Ｂの枝路に対応するブランチ・メトリ
ック作成部に印加される状態イネーブル・データは１と
なる。この結果、パラレル入力クロックがフリップフロ
ップ５０に印加可能になり、ＡＮＤ回路４４の出力およ
びＡＮＤ回路４５の出力は並列入力クロックの立ち上が
りでフリップフロップ５０にセットされる。

【００７２】００の読出データの第３ビットは１，第４
ビットは０であるので、状態Ｂに対応するＡＣＳ部にお
ける右側の部分はディスエーブルになり、左側の部分が
イネーブルになる。この結果、状態Ａのパス・メトッリ
クとＡ→Ｂの枝路に対応するブランチ・メトリックの加
算結果が状態Ｂのパス・メトリック記憶部３３に書き込
まれると共に、Ａ→Ｂの枝路が選択されたことが状態Ｂ
のパス・メモリ３４に書き込まれる。

【００７３】００の読出データの第５ビットと第６ビッ
トは両方とも０であるので、状態Ｃに対応するパス・メ
トリック記憶部およびパス・メモリは更新されない。ま
た、００の読出データの第７ビットと第８ビットは両方
とも０であるので、状態Ｄに対応するパス・メトリック
記憶部およびパス・メモリは更新されない。

【００７４】カウンタ５２の値が０１のときには、トレ
リス状態テーブル５３の第１行が読み出される。この読
出データ（０１の読出データと言う）の第１ビット，第
３ビット，第５ビット，第７ビット及び第９ビットが１
であり、他のビットは０である。この状態の下では、Ａ
ＮＤ回路５１はパラレル入力クロックを通す。

【００７５】０１の読出データの第１ビットが１，第２
ビットが０であるので、状態Ａに対応するパス・メトリ
ック記憶部およびパス・メモリは００の読出データの場
合と同じように更新される。また、０１の読出データの
第３ビットが１，第４ビットが０であるので、状態Ｂに
対応するパス・メトリック記憶部およびパス・メモリは
００の読出データの場合と同じように更新される。

【００７６】０１の読出データの第５ビットが１である
ので、Ｂ→Ｃの枝路に対応するブランチ・メトリック作
成部に印加される状態イネーブル・データは１となる。
この結果、パラレル入力クロックがフリップフロップ５
０に印加可能になり、ＡＮＤ回路４４の出力およびＡＮ
Ｄ回路４５の出力は並列入力クロックの立ち上がりでフ
リップフロップ５０にセットされる。

【００７７】０１の読出データの第５ビットは１，第６
ビットは０であるので、状態Ｃに対応するＡＣＳ部にお
ける右側の回路部分はディスエーブルになり、左側の回
路部分がイネーブルになる。この結果、状態Ｂのパス・
メトッリクとＢ→Ｃの枝路に対応するブランチ・メトリ
ックとの加算結果が状態Ｃのパス・メトリック記憶部３
３に書き込まれ、Ｂ→Ｃの枝路が選択されたことが状態
Ｃのパス・メモリ３４に書き込まれる。

【００７８】また、０１の読出データの第７ビットが１
であるので、Ｂ→Ｄの枝路に対応するブランチ・メトリ
ック作成部に印加される状態イネーブル・データは１と
なる。この結果、パラレル入力クロックがフリップフロ
ップ５０に印加可能になり、ＡＮＤ回路４４の出力およ
びＡＮＤ回路４５の出力は並列入力クロックの立ち上が
りでフリップフロップ５０にセットされる。

【００７９】０１の読出データの第７ビットは１，第８
ビットは０であるので、状態Ｄに対応するＡＣＳ部にお
ける右側の部分はディスエーブルになり、左側の部分が
イネーブルになる。この結果、状態Ｂのパス・メトッリ
クとＢ→Ｄの枝路に対応するブランチ・メトリックの加
算結果が状態Ｄのパス・メトリック記憶部３３に書き込
まれると共に、Ｂ→Ｄの枝路が選択されたことが状態Ｄ
のパス・メモリ３４に書き込まれる。

【００８０】カウンタ５２の値が１０のときには、トレ
リス状態テーブル５３の第２行が読み出される。この読
出データ（１０の読出データと言う）の第１ビットない
し第８ビットが１であり、第９ビットは０である。この
状態の下では、ＡＮＤ回路５１はパラレル入力クロック
を通さない。

【００８１】１０の読出データにおける第１ビットない
し第８ビットが全て１であるので、全ての枝路に対応す
るブランチ・メトリック作成部に印加される状態イネー
ブル・データは１となる。また、状態Ａ，Ｂ，Ｃ，Ｄに
対応する全てのＡＣＳ部において通常の態様で動作が行
われ、パス・メトリック記憶部およびパス・メモリにお
いても通常の態様で更新が行われる。

【００８２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、パンクチャド符号を復号化するビタビ復号器
の回路規模を小さくすることが出来る。

【図面の簡単な説明】

【図１】畳み込み符号器とパンクチャド符号を示す図で
ある。

【図２】２ビットの並列受信データ作成部の構成例を示
す図である。

【図３】２ビットの並列受信データ作成部のタイムチャ
ートである。

【図４】２ビットの並列受信データの作成を説明する図
である。

【図５】本発明のビタビ復号器の構成例を示す図であ
る。

【図６】パンクチャド・マスクデータ発生部の構成例を
示す図である。

【図７】ブランチ・メトリック作成部の構成例を示す図
である。

【図８】パスメモリ／パスメトリック・イネーブル制御
部の構成例を示す図である。

【図９】符号拘束長を説明する図である。

【図１０】畳み込み符号器の構成例を示す図である。

【図１１】畳み込み符号器の状態遷移の例を示す図であ
る。

【図１２】ビタビ復号とトレリス線図を示す図である。

【図１３】従来のビタビ復号器の構成例を示す図であ
る。

【図１４】ＡＣＳ部の構成例を示す図である。

【符号の説明】

６加算器７比較回路８選択回路１１シフトレジスタ１２ＥＯＲ回路１３フリップフロップ１４ＡＮＤ回路１５ＡＮＤ回路１６ＯＲ回路１７８ビットのシフトレジスタ１８マルチプレクサ１９４ビットのシフトレジスタ２０ＯＲ回路２１カウンタ２２ＡＮＤ回路２３反転回路２４フリップフロップ３１ブランチ・メトリック作成部３２ＡＣＳ部３３パス・メトリック記憶部３４パス・メモリ３５最尤判定部３６パンクチャド・マスクデータ発生部３７パスメモリ／パスメトリック・イネーブル制御部３８カウンタ３９反転回路４０反転回路４１ＯＲ回路４２ＡＮＤ回路４４ＡＮＤ回路４５ＡＮＤ回路４６排他的論理和回路４７排他的論理和回路４８トライステート・ゲート４９ＡＮＤ回路５０フリップフロップ５１ＡＮＤ回路５２カウンタ５３トレリス状態テーブル

Claims

【特許請求の範囲】

【請求項１】畳み込み符号器と符号間引き部を有する
パンクチャド符号送信回路から送信されるシリアルなパ
ンクチャド・データを復号するビタビ復号器であって、２ビットの並列受信データ作成部と、パンクチャド・マスクデータ発生部と、ブランチ・メトリック作成部と、畳み込み符号器の構成によって定まる個数の加算比較選
択回路と、生き残りパスを記憶するパス・メモリと、パス・メトリックを記憶するパス・メトリック記憶部
と、最尤判定部とを具備し、２ビットの並列受信データ作成部は、受信したシリアル
なパンクチャド・データ列に対してヌルデータ挿入とデ
ータ順変更を行って２ビットの並列受信データ列を作成
し、２ビットずつ並列出力し、パンクチャド・マスクデータ発生部は、カウンタとゲー
トとを有し、ヌルデータに対するブランチ・メトリック
の生成を禁止させるパンクチャド・マスクデータを生成
し、ブランチ・メトリック作成部は、２ビットの並列受信デ
ータ作成部から出力される２ビットの並列入力データと
畳み込み符号の規則性にしたがった期待値とを比較し、
比較出力をパンクチャド・マスクデータにより処理し、
マスク処理された比較出力をクロックでラッチし、各加算比較選択回路は、一つの状態に対応付けられ、対
応する状態に到達する二つのパスについてブランチ・メ
トリック作成部で作成されたブランチ・メトリックとパ
スメトリックを加算し、２個の加算結果を比較し、小さ
い方の加算結果を当該状態のパス・メトリックとしてパ
ス・メトリック記憶部に書き込むと共に、小さい加算結
果を示すパスを生き残りパスとしてパス・メモリに書き
込み、最尤判定部は、パス・メトリック記憶部およびパス・メ
モリの内容を参照して畳み込み符号器への入力データを
推定することを特徴とするビタビ復号器。
【請求項２】畳み込み符号器のトレリス線図に従っ
て、パス・メモリ及びパス・メトリック記憶部のイネー
ブル制御を行うパスメモリ／パスメトリック・イネーブ
ル制御部を設けたことを特徴とする請求項１のビタビ復
号器。