JP2008211542A - ビタビ復号システムおよびビタビ復号方法 - Google Patents

Abstract

【課題】パンクチャド畳み込み符号系列を効率良く復号する。
【解決手段】デパンクチャ処理部２４０は、パンクチャド畳み込み符号系列をデパンクチャして復号実行部２５０に出力する。復号実行部２５０はビタビ復号を実行するものであり、そのＡＣＳ処理部２６２は処理基数が可変である。処理基数制御部２８０は、後段のヘッダ解析部により取得された、畳み込み符号系列がパンクチャドされた程度の大きさを示すパンクチャ率に応じて、該パンクチャ率が大きいほどＡＣＳ処理部２６２の処理基数が大きくなるように制御を行う。
【選択図】図４

Description

本発明は、畳み込み符号系列をビタビ復号する技術、より具体的にはパンクチャド畳み込み符号系列をビタビ復号する技術に関する。

デジタル通信の分野において、誤り訂正符号として畳み込み符号がよく用いられる。図７は、通常用いられる畳み込み符号器３００の一例を示す。畳み込み符号器３００は、拘束長さ７、符号化率１／３の畳み込み符号を得るものであり、複数の加算器３１０と複数の遅延素子３２０（図中Ｄにより示されるＤフリップフロップ）から構成される。送信データ列ＩｎｐｕｔＤは、畳み込み符号器３００によって３つの系列の出力信号ＯｕｔｐｕｔＡ、ＯｕｔｐｕｔＢ、ＯｕｔｐｕｔＣに符号化される。なお、ここでは、畳み込み符号器３００は、ＩｎｐｕｔＤを３つの系列の出力信号に符号化するが、畳み込み符号器の構成によって出力信号の系列数が３以外の数を有しうる。

図８は、送信データ列ＩｎｐｕｔＤと出力信号ＯｕｔｐｕｔＡ、ＯｕｔｐｕｔＢ、ＯｕｔｐｕｔＣの態様を示す。畳み込み符号器３００は１ビットの入力（たとえばｄ０）に対して、３ビット（たとえばａ０、ｂ０、ｃ０）の出力をする。

畳み込み符号が用いられる通信システムにおいて、送信側は符号器で送信データ列を畳み込み符号に変換し、それによって得られた符号系列を変調して伝送路に変調波として送出する。受信側は、伝送路から受信した変調波を復調して図８に示すＯｕｔｐｕｔＡ、ＯｕｔｐｕｔＢ、ＯｕｔｐｕｔＣのような符号系列に戻した後さらに復号処理を行う。この復号処理のアルゴリズムの一つとしてビタビアルゴリズムがよく知られている（非特許文献１）。ビタビアルゴリズムは、受信符号系列と、送信側の符号器で生成された可能性のあるすべての符号系列（以下期待符号系列という）とを比較し、受信した符号系列に最も近い期待符号系列を選択し、これを復号してもとの情報系列を再生する。

ビタビ復号は、受信符号系列と期待符号系列との差分（ブランチメトリック）を求める処理、ＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｅｌｅｃｔ：加算／比較／選択）を繰り返す処理と、最終的にデータを復号するトレースバック処理の３つによって復号を実現する。一般的にブランチメトリックをハミング距離により求める方式は硬判定方式と呼ばれ、ユークリッド距離により求める方式は軟判定方式と呼ばれる。硬判定方式は、軟判定方式と比べて演算量が少ないため、省電力化が図れるという利点があるが、誤り訂正能力が軟判定方式より低い。したがって、受信器の性能を向上させる視点から、誤り訂正能力の高い軟判定方式の受信器が通常採用される。

近年、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）として普及が予測されているＭＢ−ＯＦＤＭ（Ｍｕｌｔｉ Ｂａｎｄ−Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）方式を採用するＵＷＢ（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ）通信方式では、微弱な送信電力で高スループット、高誤り訂正能力が要求されている。また、この通信方式は、モバイル端末への実装も想定されており、高誤り訂正能力とともに、電力の消費を抑制することが要求される。

特許文献１には、処理基数（以下Ｒａｄｉｘともいう）が小さいＡＣＳ処理ブロックをカスケードして段階的にＡＣＳ処理を行う技術が開示されている。この技術によれば、１つの処理基数が大きいＡＣＳ処理ブロックによりＡＣＳ処理を全うする手法よりメモリへのアクセス回数を減らすことができるので、電力の消費を抑制することができると考えられる。また、拘束長の短い符号系列に対して、一部のＡＣＳ処理ブロックをバイパスすると共に、バイパスされたＡＣＳ処理の動作を停止させることによって、電力消費の抑制効果をさらに高めることも可能である。

他方、近年、送受信の効率向上を図るために、畳み込み符号器により得られた符号系列に対してパンクチャ（ビットの切捨て）処理を行って送信データ量を減らしてから送信することが行われている。このようなパンクチャ処理された符号系列（以下パンクチャド符号系列という）を受信して復号するビタビ復号器においては、デパンクチャ処理を施して、パンクチャドされたビットを補ってから復号することが必要である。

図９は、図７に示す符号器３００によりＩｎｐｕｔＤを符号化して得た符号化列に対してさらにパンクチャ処理をして出力信号Ｏｕｔｐｕｔを得る処理、およびビタビ復号器におけるデパンクチャ処理の模式を示す。

符号器３００は、拘束長さ７、符号化率１／３の畳み込み符号を得るものであるため、それにより送信データ列ＩｎｐｕｔＤの1ビット（例えばｄ０）に対して、３ビットの出力（ａ０、ｂ０、ｃ０）が得られる。

図９において、黒い四角がパンクチャドされるビットを示す。図９左側に示すように、３ビット（ａ０、ｂ０、ｃ０）は、ｃ０を切り捨てるパンクチャ処理が施された結果、出力信号として得られたＯｕｔｐｕｔがａ０とｂ０の２ビットとなる。この場合、ＩｎｐｕｔＤの1ビットに対して最終的に２ビットの出力が得られているため、最終の符号化率Ｒが１／２になる。

図９では、右にいくほど最終の符号化率が大きくなっている。例えば、最終の符号化率Ｒが５／８である場合において、Ｉｎｐｕｔの５ビットが１５（５×３）ビットに符号化された後、パンクチャ処理によって８ビットになり、１５ビットのうちの７ビットがパンクチャドされている。

同様に、最終の符号化率が３／４である場合において、Ｉｎｐｕｔの３ビットが９ビットに符号化された後、パンクチャ処理によって４ビットになり、９ビットのうちの５ビットがパンクチャドされている。

ここで、最終の符号化率Ｒ毎のパンクチャドの程度を比較してみる。最終の符号化率が１／２、５／８、３／４のそれぞれの場合において、パンクチャドされる前の符号列の４５ビットに対して、それぞれ１５ビット、２１ビット、２５ビットがパンクチャドされている。すなわち、パンクチャ処理する前の符号化率（ここでは１／３）が同じである場合、パンクチャドの程度が大きいほど最終の符号化率も大きくなる。以下の説明において、この最終の符号化率を、パンクチャド処理を施す符号器の符号化率という。

図９の最下欄に示すように、ビタビ復号器におけるデパンクチャ処理は、このようなパンクチャド符号系列に対して、パンクチャドされたビットを通常０である補充ビットで補ってパンクチャドされる前の態様に戻す。その後、デパンクチャされた符号系列に対して通常のビタビ復号を行う。
特開２００１−２８５５０号公報 "Ａ １４０−Ｍｂ／Ｓ， ３２−Ｓｔａｔｅ， Ｒａｄｉｘ−４ Ｖｉｔｅｒｂｉ Ｄｅｃｏｄｅｒ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−Ｓｔａｔｅ ＣＩＲＣＵＩＳ． ＶＯＬ．２７， Ｎｏ．１２， ＤＥＣＥＭＢＥＲ １９９２

パンクチャド畳み込み符号系列に対してビタビ復号する際に、デパンクチャ処理によって補った補充ビットが「０」であり、ＡＣＳ処理において尤度を計算する際に実際に演算に寄与するビットは補充ビットの「０」以外のデータであるため、尤度計算の信頼度が低くなる。この尤度計算の信頼度はまたＡＣＳ処理のＲＡＤＩＸの大きさに依存する。ここで、図９に示す最終の符号化率が３／４の場合を例にする。

まず、ＡＣＳ処理の処理基数が２である場合を考える。このとき、時刻ｔ０において、「ａ０」、「ｂ０」、およびデパンクチャによって補われた補充ビット「０」の３ビットが尤度の計算に用いられる一方、次の時刻ｔ１において、補充ビット「０」が２ビットと「Ｃ１」が用いられる。時刻ｔ０の場合、補充ビットが１つしかなく、実際に使えるビットが「ａ０」、「ｂ０」の２つがあるため、補充ビットが２つあり、実際に使えるビットが「Ｃ１」しかない時刻ｔ１の場合より、尤度計算の信頼度が高い。そのため、尤度計算の信頼度に偏りが発生し、ビタビ復号の誤り訂正能力を低下させる恐れがある。

一方、ＡＣＳ処理の処理基数が４である場合には、時刻ｔ０において尤度の計算をせず、時刻ｔ１のときにおいて尤度を計算するため、「ａ０」、「ｂ０」、「Ｃ１」の３ビットを用いることができる。そのため、ＲＡＤＩＸが２である場合より、高い信頼度の尤度を得ることができ、ひいては誤り訂正能力も高くなる。

図１０は、符号化率が３／４であり、拘束長が７であるパンクチャド畳み込み符号系列をビタビ復号する際に、ビタビ復号器におけるＡＣＳ処理のＲＡＤＩＸが２と４である場合のビット誤り率（ＢＥＲ：ビットエラー数と総伝送ビット数の比）のシミュレーション結果である。図中横軸はＣＮＲ（Ｃａｒｒｉｅｒ ｔｏ Ｎｏｉｓｅ ｒａｔｉｏ：搬送波電力と雑音電力の比）であり、縦軸がＢＥＲである。図示のように、ＲＡＤＩＸが４の場合は、ＲＡＤＩＸが２の場合よりビット誤り率が小さく、すなわち誤り訂正能力が高い。

すなわち、パンクチャド畳み込み符号系列をビタビ復号する際のＡＣＳ処理における尤度計算の信頼度が、ＲＡＤＩＸが大きいほど高い傾向にあり、ＲＡＤＩＸを大きくすることで信頼度を高める効果が期待できる。

特許文献１に開示の技術のように、ＡＣＳ処理を複数段に分けてメモリへのアクセスを減少することに消費電力をある程度に抑えることができるが、パンクチャド畳み込み符号系列の復号にこの技術を適用する場合には、誤り訂正能力を高めるためにＡＣＳ処理のトータルのＲＡＤＩＸ（各処理段のＲＡＤＩＸの和）を大きくするだけでは、グリッジ伝搬により消費電力の抑制効果が低下するという問題がある。

グリッジ伝搬は、回路を構成するａｎｄ／ｏｒゲートなどのスイッチングに起因し、組合せ回路のパスが長いほど大きくなる傾向にある。ＡＣＳ処理のＲＡＤＩＸを大きくすると、必然的に演算ビットが多くなり組合せ回路のパスが長くなるため、グリッジ伝搬が生じやすくなり、消費電力も多くなる。特に、誤り訂正能力が高い軟判定ビタビ復号器では、グリッジ伝搬による消費電力の増加分のほうが支配的であるとされており、メモリアクセスの減少による消費電力の抑制効果が低下する。ビタビ復号器のグリッジ伝搬による消費電力の増加と、誤り訂正能力の向上のトレードオフの関係において、いかにＡＣＳ処理のＲＡＤＩＸを制御することは、効率の良い復号を実現するうえでの大きな課題となっている。

本発明の１つの態様はパンクチャド畳み込み符号系列を復号するビタビ復号システムである。このシステムは、パンクチャド畳み込み符号系列をデパンクチャするデパンクチャ部と、ＡＣＳ（加算／比較／選択）処理部を有する復号実行部と、畳み込み符号系列がパンクチャドされた程度の大きさを示すパンクチャ率を取得してデパンクチャ部に供するパンクチャ率取得部と、ＡＣＳ処理部の処理基数を制御する処理基数制御部を備える。

復号実行部は、デパンクチャによりデパンクチャされた畳み込み符号系列に対してビタビ復号を実行するものであり、そのＡＣＳ処理部の処理基数が可変である。

処理基数制御部は、パンクチャ率取得部により取得されたパンクチャ率に応じて、該パンクチャ率が大きいほどＡＣＳ処理部の処理基数が大きくなるように制御する。

なお、上記システムを方法、装置、プログラムに置き換えたものも、本発明の態様としては有効である。

本発明にかかる技術によれば、ＡＣＳ処理の処理基数を制御し、パンクチャド畳み込み符号系列を効率良く復号することができる。

以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施形態にかかる受信器１００を示す。受信器１００は、ＭＢ−ＯＦＤＭ通信システムの受信側に本発明のビタビ復号技術を適用したものであり、通信信号（ＲＦ信号）を取得するアンテナ１１０と、アンテナ１１０により取得されたＲＦ信号をダイレクトコンバージョン方式で複素ベースバンド信号に変換してＩ軸信号とＱ軸信号を得るＲＦ処理部１２０と、Ｉ軸信号とＱ軸信号をＡ／Ｄ変換してデジタル信号を得るＡ／Ｄ変換器ＡＤＣ１３４およびＡＤＣ１３８と、デジタル信号を処理するデジタル信号処理部２００と、マルチバンド制御部１５０を有する。また、受信器１００には、ＲＦ処理部１２０に備えられた図示しないＶＧＡ（利得可変増幅器）の利得をコントロールするＡＧＣ１４０も設けられている。

ＲＦ処理部１２０は、ＭＢ−ＯＦＤＭ通信システムの受信器に用いられる通常のＲＦ処理部と同様であるので、ここで詳細な説明を省略する。

ＡＧＣ１４０は、２つのＡＤＣ１３４とＡＤＣ１３８の出力が入力され、Ａ／Ｄ変換器のダイナミックレンジを有効に使えるようにＲＦ処理部１２０におけるＶＧＡのゲインをコントロールする。

ＭＤ−ＯＦＤＭ通信システムにおいて、信号はマルチバンド周波数ホッピングしながら送信されるので、マルチバンド制御部１５０は、信号のホッピングに追従し、受信器１００の各機能ブロックに処理タイミング信号を出力してそれらの処理タイミングを制御する。

図２は、デジタル信号処理部２００を示す。デジタル信号処理部２００は、キャリアセンス処理部２１０、前段処理部２２０、軟判定復調処理部２３０、デパンクチャ処理部２４０、復号実行部２５０、後段処理部２９０を有する。デジタル信号処理部２００の各機能ブロックを説明する前に、まず、ＲＦ信号のフレーム構成を説明する。

図３は、本実施の形態の受信器１００が受信したＲＦ信号のフレーム構成を示す模式図である。図示のように、ＲＦ信号のフレームは、プリアンブル１と、プリアンブル２と、ヘッダと、ペイロードから構成される。

プリアンブル１は、デジタル信号処理部２００のキャリアセンス処理部２１０において、フレーム同期、シンボル同期、ホッピング同期、周波数同期などの同期処理に用いられ、プリアンブル２は前段処理部２２０による各種補正に用いられる。

ヘッダは、ペイロードの長さ、伝送レート、変調方式などの復調用パラメータと、拘束長、符号化率Ｒなどの誤り訂正符号化（復号化）用パラメータを含む。

図２に戻る。キャリアセンス処理部２１０は、複素ベースバンド信号に対してキャリアセンス処理を行い、フレームからプリアンブル１を検出する。キャリアセンス処理部２１０は、キャリアセンス処理により確定したタイミングで周波数ホッピングするようにマルチバンド制御部１５０に指示する。なお、キャリアセンス処理部２１０は、上述した同期処理の過程でＡＦＣ（Ａｕｔｏ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ）処理による送受信器間の周波数誤差の補正も行う。

マルチバンド制御部１５０は、キャリアセンス処理部２１０の指示に従ってＲＦ処理部１２０に備えられた図示しないローカル発信器の発信周波数を制御することによって周波数ホッピングを制御すると共に、前段処理部２２０、軟判定復調処理部２３０、デパンクチャ処理部２４０、復号実行部２５０に処理タイミング信号Ｔａ、Ｔｂ、Ｔｃ、Ｔｄをそれぞれ出力しそれらの処理タイミングを制御する。

前段処理部２２０は、時間域信号を周波数域信号に変換する離散的フーリエ変換、等化器のイコエライジング処理による伝播路の特性補正、キャリアセンス処理部２１０にて除去しきれなかった残留周波数誤差や位相歪などの補正などを行う。

前段処理部２２０により処理されたデータは、軟判定復調処理部２３０に入力される。軟判定復調処理部２３０は、入力されたデータを軟判定方式で復調して軟判定復調データを得、それをデパンクチャ処理部２４０に出力する。ここで、デパンクチャ処理部２４０に出力されたデータは、図３に示すフレームにおけるヘッダとペイロードからなる畳み込み符号系列である。

軟判定復調処理部２３０により得られた軟判定復調データは、図９に示すＯｕｔｐｕｔに対応し、そのビット幅が軟判定レベルのビット数である。図９のＯｕｔｐｕｔは、パンクチャド畳み込み符号系列の例であるので、送信されてきた畳み込み符号系列がパンクチャドされていないものであれば、軟判定復調処理部２３０により得られた軟判定復調データは、図９の上から２欄目に示すパンクチャド前の符号系列に対応する。なお、通常、パンクチャド畳み込み符号系列において、ペイロード部分がパンクチャドされているが、ヘッダ部分はパンクチャドされていない。

デパンクチャ処理部２４０が入力されたデータに対してデパンクチャするか否かは、後段処理部２９０におけるヘッダ解析部２９５により制御される。ヘッダ解析部２９５による制御は、後に後段処理部２９０を説明する際に詳細に説明することにし、ここでは、まず、デパンクチャ処理部２４０は、軟判定復調処理部２３０から出力された軟判定復調データのヘッダに対して、デパンクチャ処理をせずにそのまま復号実行部２５０に出力する。

復号実行部２５０は、デパンクチャ処理部２４０から出力されてきたヘッダに対してビタビ復号（誤り訂正）をし、復号したデータ（以下復号データという）を後段処理部２９０に出力する。復号実行部２５０の詳細については後述する。

後段処理部２９０は、復号データに対してデスクランブル処理、受信特性を改善するためのリードソロモン符号復号処理、エラー検出のためのＨＣＳ（Ｈｅａｄｅｒ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ）などを行う。エラーがあった場合には、そのフレームを破棄する。これらの各処理は、従来のビタビ復号装置における相対応する処理と同じであるので、ここで詳細な説明を省略する。

また、後段処理部２９０には、ヘッダ解析部２９５が設けられている。ヘッダ解析部２９５は、復号されたヘッダを解析して、軟判定復調処理部２３０、デパンクチャ処理部２４０、復号実行部２５０が、該ヘッダの後に続くペイロードを処理するために必要なパラメータを抽出して、これらのパラメータを該当する処理部に出力するか、パラメータに基づいた指示を該当する処理部に発行する。

具体的には、ヘッダ解析部２９５は、ヘッダを解析して得たペイロードの長さ、伝送レート、変調方式などの復調用パラメータに基づいて、ペイロードの復調方式を軟判定復調処理部２３０に指示する。

また、ヘッダ解析部２９５は、ヘッダを解析して得た拘束長、符号化率Ｒなどの誤り訂正用パラメータを復号実行部２５０に出力すると共に、符号化率Ｒに基づいて、ペイロードがパンクチャドされているか否かを判断し、パンクチャドされていれば、符号化率Ｒをデパンクチャ指示としてデパンクチャ処理部２４０に出力し、デパンクチャさせる。前述したように、パンクチャド畳み込み符号系列の場合、符号系列がパンクチャドされる程度の大きさ（パンクチャ率）を符号化率Ｒにより示すことができるので、ヘッダ解析部２９５は、パンクチャ率取得部としても機能することを言える。

デパンクチャ処理部２４０の処理タイミングはマルチバンド制御部１５０からの処理タイミング信号Ｔｃで制御されるが、デパンクチャをするか否かは、ヘッダ解析部２９５からのデパンクチャ指示があるか否かに基づく。

デパンクチャ処理部２４０は、ペイロードを処理するタイミングでヘッダ解析部２９５からデパンクチャ指示がなければ、ペイロードをそのまま復号実行部２５０に出力する一方、デパンクチャ指示があれば、ペイロードに対してデパンクチャ処理をして復号実行部２５０に出力する。

デパンクチャ処理部２４０によるデパンクチャ処理は、図９のＯｕｔｐｕｔに対応する軟判定復調データに対して補充ビットを挿入することであり、それにより、パンクチャドされたペイロードは、図９の最下部に示すデータにように補完される。なお、どのビットがパンクチャドされたかのパンクチャドパターンは、予め規格などによって送受信器で符号化率Ｒに応じて定められているので、デパンクチャ処理部２４０は、符号化率Ｒが示すパンクチャドパターンに応じて補充ビットを挿入する。

図４は、復号実行部２５０の詳細を示す。復号実行部２５０は、２つのブランチメトリック算出部２５４ａおよび２５４ｂと、閾値判定正規化指示部２６４と、ＡＣＳ処理部２６２と、ＡＣＳ処理部２６２の処理基数を制御する処理基数制御部２８０と、パスメトリック保持部２６６と、尤最ステート判定部２６８と、サバイバルパスメモリ２７４と、トレースバック制御部２７２と、後入れ先出しメモリ（Ｌａｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ：ＬＩＦＯ）２７６を有する。

ＡＣＳ処理部２６２は、複数段ここでは例として２段のＡＣＳ処理ブロック２６２ａと２６２ｂがカスケードしてなり、ＡＣＳ処理ブロック２６２ｂが動作するか否かは、処理基数制御部２８０により制御される。なお、例としてＡＣＳ処理ブロック２６２ａと２６２ｂの処理基数が２である。

ブランチメトリック算出部２５４ａとブランチメトリック算出部２５４ｂは、デパンクチャ処理部２４０から出力されてきたデータを用いてブランチメトリックを算出する。ブランチメトリック算出部２５４ａの演算結果はＡＣＳ処理ブロック２６２ａに、ブランチメトリック算出部２５４ｂの演算結果はＡＣＳ処理ブロック２６２ｂに出力される。なお、ブランチメトリック算出部２５４ｂが動作するか否かの制御も、処理基数制御部２８０により制御される。

ＡＣＳ処理ブロック２６２ａは、ブランチメトリック算出部２５４ａとパスメトリック保持部２６６とから出力されたブランチメトリックとパスメトリックを用いてＡＣＳ処理を行い、パスメトリックを算出する。ここで、ＡＣＳ処理ブロック２６２ｂが動作する際には、ＡＣＳ処理ブロック２６２ａにより算出されたパスメトリックはＡＣＳ処理ブロック２６２ｂに出力され、ＡＣＳ処理ブロック２６２ｂにより再度のパスメトリックの算出がなされる。すなわち、この場合は、ＡＣＳ処理部２６２の処理基数が、２つの処理ブロックの処理基数の和（４）となり、ＡＣＳ処理部２６２により得られたパスメトリックがＡＣＳ処理ブロック２６２ｂから出力されるパスメトリックである。

一方、ＡＣＳ処理ブロック２６２ｂが動作しない際には、ＡＣＳ処理部２６２により得られたパスメトリックがＡＣＳ処理ブロック２６２ａにより算出されたパスメトリックとなる。

ＡＣＳ処理部２６２により得られたパスメトリックとサバイバルパスは、それぞれパスメトリック保持部２６６とサバイバルパスメモリ２７４に出力される。閾値判定正規化指示部２６４は、パスメトリック保持部２６６に正規化指示をし、それに応じて閾値判定正規化指示部２６４は、パスメトリックを正規化して保持する。

パスメトリック保持部２６６と、尤最ステート判定部２６８と、トレースバック制御部２７２と、サバイバルパスメモリ２７４と、ＬＩＦＯ２７６は、最尤ステートからのサバイバルパスに従ったトレースバック処理と、ＬＩＦＯ処理によって復号データを得る。

本実施の形態において、復号実行部２５０は、処理基数制御部２８０によりＡＣＳ処理部２６２の処理基数を制御し、ＡＣＳ処理部２６２が処理基数制御部２８０の制御によって処理基数が可変である点を除き、従来知られているビタビ復号装置と同じ動作をするので、ここで詳細な説明を省き、以上の概要のみを説明する。

処理基数制御部２８０は、２つのＡＮＤゲート２５２、２６０を介してＡＣＳ処理部２６２の処理基数を制御する。具体的には、ＡＣＳ処理部２６２の処理基数を４にするとき、２つのＡＮＤゲートにハイレベルを出力する。これによって、デパンクチャ処理部２４０からのデータがブランチメトリック算出部２５４ｂに入力され、ブランチメトリック算出部２５４ｂが動作する。また、ＡＣＳ処理ブロック２６２ａの出力もＡＣＳ処理ブロック２６２ｂに入力され、ＡＣＳ処理ブロック２６２ｂが動作する。

一方、ＡＣＳ処理部２６２の処理基数を２にするとき、処理基数制御部２８０は２つのＡＮＤゲートにローレベルを出力する。これによって、ブランチメトリック算出部２５４ｂおよびＡＣＳ処理ブロック２６２ｂへのデータの入力がマスクされ、ブランチメトリック算出部２５４ｂとＡＣＳ処理ブロック２６２ｂの動作が停止する。

処理基数制御部２８０は、デパンクチャ処理部２４０から出力されてきたデータがパンクチャドされた程度の大きさに応じてＡＣＳ処理部２６２の処理基数を制御する。デパンクチャ処理部２４０から復号実行部２５０に出力されたデータは、下記の３つの種類に分けられることができる：パンクチャドされていないヘッダ、パンクチャドされていないペイロード、パンクチャドされたペイロード。

前述したように、デパンクチャ処理部２４０は、ヘッダ解析部２９５からデパンクチャ指示がなされたときにのみデパンクチャ処理をする。デパンクチャ処理部２４０は、ヘッダ解析部２９５からデパンクチャ指示がなされたとき、デパンクチャ処理を行うと共に、デパンクチャ指示に含まれた符号化率Ｒを処理基数制御部２８０に転送する。

処理基数制御部２８０は、デパンクチャ処理部２４０から符号化率Ｒを受信していない場合すなわち、復号実行部２５０が処理しようとするデータがヘッダあるいはパンクチャドされていないペイロードの場合に、ＡＣＳ処理部２６２の処理基数を２にするか４にするかについて、システムの設計者に委ねる。電力消費を抑制する視点から、この場合において、ＡＣＳ処理部２６２の処理基数を小さくすなわち２にする制御を行うことが好ましい。

処理基数制御部２８０は、デパンクチャ処理部２４０から符号化率Ｒを受信した場合すなわち、復号実行部２５０が処理しようとするデータがパンクチャドされたペイロードである場合には、符号化率Ｒが示すパンクチャ率に応じて、パンクチャ率が大きいほど、ＡＣＳ処理部２６２の処理基数を大きくする。ここでは具体的に、パンクチャ率が所定の閾値例えば５／８以上であるときにはＡＣＳ処理部２６２の処理基数を４にし、パンクチャ率がこの所定の閾値より小さいときにはＡＣＳ処理部２６２の処理基数を２にする。

図５は、処理基数制御部２８０による制御処理の流れを示すフローチャートである。処理基数制御部２８０は、デパンクチャ処理部２４０から符号化率Ｒを受信してないときすなわち復号実行部２５０が処理しようとするデータがパンクチャドされていない符号系列であるとき（Ｓ１０：Ｎｏ）、ＡＣＳ処理部２６２の処理基数が２になるように制御する（Ｓ４０）。一方、デパンクチャ処理部２４０から符号化率Ｒを受信したときすなわち復号実行部２５０が処理しようとするデータがパンクチャドされたペイロードであるとき（Ｓ１０：Ｙｅｓ）、処理基数制御部２８０は、符号化率Ｒに応じた制御をする。具体的には、符号化率Ｒが所定の閾値より小さければ、ＡＣＳ処理部２６２の処理基数が２になるように制御し（Ｓ２０：Ｎｏ、Ｓ４０）、符号化率Ｒが所定の閾値以上であれば、ＡＣＳ処理部２６２の処理基数が４になるように制御する（Ｓ２０：Ｙｅｓ、Ｓ３０）。

このように、本実施の形態の受信器１００において、復号実行部２５０の処理基数制御部２８０は、畳み込み符号系列のパンクチャ率に応じて、パンクチャ率が大きいほどＡＣＳ処理部２６２の処理基数が大きくなるように制御する。そのため、ＡＣＳ処理の処理基数が小さくても誤り訂正能力を保つことができるパンクチャ率が低い符号系列の場合にはシステムの消費電力を抑制することができ、パンクチャ率が高い符号系列の場合には誤り訂正能力を維持することができる。これによって、消費電力と誤り訂正能力のトレードオフの関係において、効率の良い復号を実現する。

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、本発明の技術を分かりやすく説明するために、受信器１００において、処理基数が２である２段のＡＣＳ処理ブロックをカスケードしてＡＣＳ処理部２６２を構成し、処理基数制御部２８０は、ＡＣＳ処理部２６２の処理基数を２と４の間で切り替える制御をしている。ＡＣＳ処理部の処理ブロックの段数、各処理ブロックの処理基数は、受信器１００の例示に限られることがない。

また、ＡＣＳ処理の処理基数の制御も、パンクチャド率が大きいほど処理基数が大きくなる原則に従っていれば、処理基数制御部２８０のように閾値以上か閾値より小さいかのみに応じて行うことに限られることがない。例えば、符号化率Ｒと、処理基数とを対応付けたテーブルを処理基数制御部に設け、処理基数の制御を行うときに、符号化率Ｒに対応付けられた処理基数になるようにＡＣＳ処理部を制御してもよい。この場合の処理基数の一例のフローチャートを図６に示す。なお、テーブルは、例として、符号化率Ｒと処理基数が下記のようになっている：「Ｒ：１／３ 処理基数：２」、「Ｒ：１／２ 処理基数：２」、「Ｒ：５／８ 処理基数：４」、「Ｒ：３／４ 処理基数：８」。

この場合においても、ＡＣＳ処理部２６２と同じように、パンクチャドされていない符号系列に対して処理基数が２になるように制御する（Ｓ５０：Ｎｏ、Ｓ７０）。パンクチャドされた符号系列に対しては、テーブルを参照して、符号化率Ｒが１／３、１／２、５／８、３／４のそれぞれの場合に対応して、処理基数が２、２、４、８になるように制御する（Ｓ５０：Ｙｅｓ、Ｓ６０〜Ｓ９０）。

また、テーブルは、例えば処理基数制御部が参照可能なレジスタに記憶させるようにし、外部からテーブルを編集できるようにしてもよい。

本発明にかかる実施の形態による受信器を示すブロック図である。 図１に示す受信器におけるデジタル信号処理部を示す図である。 ＲＦ信号のフレーム構成の例を示す図である。 図２に示すデジタル信号処理部における復号実行部の詳細を示す図である。 図４に示す復号実行部における処理基数制御部の処理の流れを示すフローチャートである。 本発明の他の処理基数制御処理の態様を示すフローチャートである。 畳み込み符号器の例を示す図である。 図７に示す符号器により得られた畳み込み符号系列を示す図である。 パンクチャとデパンクチャを説明するための図である。 パンクチャド畳み込み符号系列を復号する際にＡＣＳ処理の処理基数とビット誤り率の関係を示す図である。

符号の説明

１００ 受信器 １１０ アンテナ
１２０ ＲＦ処理部 １５０ マルチバンド制御部
２００ デジタル信号処理部 ２１０ キャリアセンス処理部
２２０ 前段処理部 ２３０ 軟判定復調処理部
２４０ デパンクチャ処理部 ２５０ 復号実行部
２５４ａ ブランチメトリック算出部 ２５４ｂ ブランチメトリック算出部
２６２ ＡＣＳ処理部 ２６２ａ ＡＣＳ処理ブロック
２６２ｂ ＡＣＳ処理ブロック ２６４ 閾値判定正規化指示部
２６６ パスメトリック保持部 ２６８ 尤最ステート判定部
２７２トレースバック制御部 ２７４ サバイバルパスメモリ
２８０ 処理基数制御部 ２９０ 後段処理部
２９５ ヘッダ解析部 ３００ 符号器
３１０ 加算器 ３２０ 遅延素子

Claims (4)

1. パンクチャド畳み込み符号系列を復号するビタビ復号システムにおいて、
   前記畳み込み符号系列をデパンクチャするデパンクチャ部と、
   処理基数が可変なＡＣＳ（加算／比較／選択）処理部を有し、前記デパンクチャ部によりデパンクチャされた前記畳み込み符号系列に対してビタビ復号を実行する復号実行部と、
   前記畳み込み符号系列がパンクチャドされた程度の大きさを示すパンクチャ率を取得して前記デパンクチャ部に供するパンクチャ率取得部と、
   前記パンクチャ率取得部により取得された前記パンクチャ率に応じて、該パンクチャ率が大きいほど前記ＡＣＳ処理部の処理基数が大きくなるように前記ＡＣＳ処理部の処理基数を制御する処理基数制御部と、
   を備えることを特徴とするビタビ復号システム。
2. 前記ＡＣＳ処理部は、複数段のＡＣＳ処理ブロックを有し、
   前記処理基数制御部は、前記ＡＣＳ処理部の動作するＡＣＳ処理ブロックの段数を制御することによって前記処理基数を制御することを特徴とする請求項１に記載のビタビ復号システム。
3. 前記畳み込み符号系列は、パンクチャドされていないヘッダとパンクチャドされたペイロードから構成されたフレームを複数有し、
   前記デパンクチャ部は、前記フレームのペイロードに対してのみデパンクチャするものであり、
   前記パンクチャ率取得部は、前記復号実行部により復号された前記フレームのヘッダを解析して該フレームのペイロードのパンクチャ率を得るものであり、
   前記処理基数制御部は、前記パンクチャ率取得部により取得された前記フレームのペイロードのパンクチャ率に応じて、前記復号実行部により該フレームのペイロードに対する復号を実行する際における前記ＡＣＳ処理部の処理基数を制御するものであることを特徴とする請求項１また２に記載のビタビ復号システム。
4. パンクチャド畳み込み符号系列を復号するビタビ復号方法において、
   前記畳み込み符号系列がパンクチャドされた程度の大きさを示すパンクチャ率に応じて、該パンクチャ率が大きいほど畳み込み符号系列に対するＡＣＳ（加算／比較／選択）処理の処理基数が大きくなるように制御することを特徴とするビタビ復号方法。

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