KR100233399B1

KR100233399B1 - 최대 가능성 시퀀스 메트릭 계산기

Info

Publication number: KR100233399B1
Application number: KR1019920003979A
Authority: KR
Inventors: G. 야마사키 리차드
Original assignee: 윌리엄 비. 켐플러; 실리콘 시스템즈 인크.
Priority date: 1991-05-01
Filing date: 1992-03-11
Publication date: 1999-12-01
Also published as: GB2255482A; US5384560A; JP3324042B2; GB2255482B; GB9203936D0; JPH05130076A; KR920022138A

Abstract

최대 가능성 시퀀스 계산기(maximum likelihood sequence metric calculator)는 통신 채널 혹은 기록 장치로부터 표본값 처리 시퀀스를 위해 시퀀스 디코더 내에서 사용된다. 메트릭 계산기는 최대 가능성 디코더내에서 사용되며 상기 시퀀스는 2 상태 격자에 기초한다. 이것은 듀오 바이너리(duobinary), 다이코드(dicode) 혹은 부분 응답 클래스 IV 신호를 포함한다. 2 상태의 서바이버 메트릭은 그 상태에서 검출된 피크 진폭에 비례한다. 반대 극성 상태로 격자 경로를 절환하는 반대 극성의 진폭이 검출될때까지 한 상태의 피크 진폭은 피크 검출기에 의해 저장된다. 한 상태에 대한 경로 절환의 임계값은 반대 극성 상태의 피크 진폭과 최대 가능성 임계값에 의해 결정된다. 상기 상태의 상기 피크 진폭만이 저장되기 때문에 무한한 메트릭 절대값의 증가는 문제가 되지 않는다.

Description

최대 가능성 시퀀스 메트릭 계산기

제1도는 본 발명에 따른 2 상태 격자 다이어그램.

제2(a)도와 제2(b)도는 간단한 4 상태 격자에 있어서 가장 짧은 경로 시퀀스(path sequence)의 다이어그램.

제3도는 본 발명의 메트릭 계산기(metric caculator) 내에서 수행되는 전형적인 신호 파형도.

제4도는 입력으로부터 V_T를 감산하는 본 발명의 메트릭 계산기를 예시하는 블록 다이어그램.

제5도는 V_T가 출력으로 변환되는 본 발명의 메트릭 계산기의 블록 다이어그램.

제6도는 전형적인 입력 파형으로부터 결과한 상응하는 출력 파형도.

제7도는 본 발명에서 수행되는 시프트 레지스터 시퀀스의 블록 다이어그램.

제8도는 본 발명의 응용으로된 전송 시스템의 블록 다이어그램, 및

제9도는 본 발명에 따른 메트릭 계산기의 출력 신호를 결정하는데 사용되는 타이밍 다이어그램이다.

본 발명은 아날로그 채널을 통한 디지털 전송 분야에 관한 것이다.

음성 신호 및 데이터 신호 통신은 아날로그 신호를 디지털 신호로 변환함으로써 주로 이루어진다. 이런 디지털 신호는 전송 장치로부터 수신 장치로 전송되며 필요하다면 아날로그 신호로 다시 변환되어 사용자에게 전달된다. 이런 디지털 전송은 주로 아날로그 채널을 통해 수행된다. 디지털 정보는 디지털값을 표현하는 기호의 형태로 전송된다. 어떤 경우에 인접한 기호들은 서로 중복되어 기호 상호간의 간섭이라고 알려진 현상을 야기하기도 한다. 상기와 같은 간섭 현상은 디지털 전송을 방해시킬 수 있으며 디지털 정보를 수신하는 곳에 에러(error)를 유발시킬 수 있다.

자기 기록 채널에 있어서는 채널로부터 방해된 형태로 출력된 2진 기호 시퀀스(binary symbol sequence)를 디코드하는 방법이 요구된다. 과거에는 펄스 검출기 내에 기호 상호간 간섭이 일어난 디지털 전송을 수신하고 디코드하기 위한 효과적인 장치로서 MLSE(maximum likelihood sequence estimation) 디코드가 사용되었다. 왜냐하면 디지털 검출을 위한 클래스 IV(class IV) 부분 응답 신호는 자기 기록 채널에 특별히 적합하기 때문이며, 표본화된 진폭의 검출은 자기 기록을 위해 사용된다. 데이터 에러의 전달을 최소화하기 위해 신호는 2 진수 시퀀스로 바뀌어지고 노이즈가 나타나는 곳에서 최대 가능성 시퀀스를 결정하기 위한 절차들이 적용된다. 시퀀스 검출로 비트(bit) 시퀀스가 검출되고 에러를 최소화하기 위한 처리가 이루어진다. 최대 가능성 시퀀스 측정(maximum likelihood sequence estimation:MLSE)에서 특히 비터비(Viterbi) 알고리즘이 노이즈와 기호 상호간의 간섭이 있는 곳에서 기호 검출을 향상시키기 위해 사용된다. MLSE는 IEEE 회보(1973년 3월, NO. 3, Vol. 61, 페이지 268-278)에서 G. D. Forney에 의해“비터비 알고리즘” 으로 기술되었고 IEEE의 통신 보고서(1986년 5월, No. 5, Vol. COM-34, 페이지 454-461)에서는 R. W. Wood 등에 의한“자기 기록 채널에 있어 클래스 IV 부분 응답의 비터비 검출”로 기술되어져 있다.

기호 상호간의 간섭 문제에 대해 비터비 알고리즘을 사용한 가장 오래된 참조문의 하나(IBM연구 개발지, 1971년 1월, No. 1, Vol. 15, 페이지 64-74. Kobayashi에 의해 기술된“디지탈 자기 기록 시스템에 대한 확률적 디코드의 응용”)는 자기기록 채널상의 클래스 IV 부분 응답에 관한 것이다. 본질적으로 상기 알고리즘은 격자 가지를 따라 최선의 경로를 결정하는 반복적 방법을 제공한다. 만일 각 가지에서 그 가지의 확률 대수에 상응하는 하나의 메트릭(metric)이 계산된다면 최고의 대수 확률을 축적한 경로 즉 최대 가능성 시퀀스를 결정하는데 상기 비터비 알고리즘이 사용될 수 있다. 본질적으로 모든 가능한 전송된 시퀀스(b_n. 여기서 n은 정수 시간 지수) 중에서 주어진 수신된 시퀀스(a_n)가 선택되며 전송된 시퀀스 중에서 P((a_n)|(b_n))을 최대화하는 (a_n)이 (b_n)으로부터 선택된다.

상기 비터비 알고리즘에서 데이터는 그 데이터가 수신되는 동시에 디코드 되는 것은 아니다. 그 대신에 소정의 디코딩 깊이를 가지며 디코드될 디지트(digit)의 뒤에 오는 데이터 시퀀스가 처음에 모이게 된다. 그 다음에 경로 메트릭의 계산에 의해 가능한 메시지들 중 한계 수가 선택된다. 하나의 서바이버(survivor) 시퀀스는 각 데이터 상태내에서 끝이 나며 각 메트릭은 현재 디코드 되야할 디지트를 훨씬 넘어서는 디코딩 깊이 전체에 걸쳐 연장된다. 각 서바이버 시퀀스와 실제 수신된 데이터의 상관 관계는 고려된 총 디코딩 깊이를 위해 계산된다. 서바이버 시퀀스중 최고의 상관 관계를 가지는 것이 단일 서바이버 시퀀스로 선택되어진다. 단일 서바이버 시퀀스는 정확한 시퀀스라는 일시적 가정하에서 디코딩 깊이 내에서 가장 먼저 수신된 디지털 디지트가 영구히 디코드된다.

부분 응답 신호의 사용은 기호 상호간의 간섭을 더욱 잘 조절할 수 있도록 하며 주어진 채널의 띠폭을 더욱 효과적으로 이용할 수 있게 한다. 부분 응답 시스템에 있어서 조절된 기호 상호간의 간섭 양은 허용될 수 있다. 부분 응답 시스템은 다항식 1+D, 1-D, (1-D)²로 기술되며 그 각각은 듀오바이너리(duobinary), 다이코드(dicode), 클래스 IV로 불리워 진다.

MLSE의 문제점은 어떤 그래프를 통하여 가장 짧은 경로를 찾는 문제와 유사하다. 상기 비터비 알고리즘은 자연적인 반복 해법으로 나타난다. 이 알고리즘은 제1도에서 보인것처럼 격자 모양의 상태 다이어그램과 주로 관계가 있다. 제1도의 2 상태 격자에서 각 노드는 주어진 시간에서 다른 상태를 나타내고 각 가지들은 그 다음 시간에서 일단의 새로운 상태로 전이함을 나타낸다. 상기 격자가 그러하므로 모든 가능한 상태 시퀀스에 대해 상기 격자를 통해 유일한 경로가 상응하고 있으며 그 역도 마찬가지로 성립하고 있다. 두 상태 사이에서 가장 짧은 경로 선분을 서바이버(survivor)라고 부른다. 어떠한 시간 간격에 대해서도 하나 이상의 서바이버는 있으며 가장 짧고 완벽한 경로는 반드시 이러한 서바이버들 중 하나를 통해서 계속된다. 그래서 어떤 시간 K에서 서바이버으 L수와 길이를 기억하는 것은 필요하다. 시간 K+1에 도달하기 위해서는 시간 K의 모든 서바이버를 단위 시간만큼 연장시키는 것과 연장된 경로 선분의 길이 계산만이 필요하고 각 노드 X_K+1은 상응하는 시간 (K+1) 서바이브로서 X_K+1로 종결되는 가장 짧은 연장 경로를 선택한다. 제1도에서 보인 2 상태 격자에서 상부 가지와 노드들은 (1) 상태 경로를 나타내고 있으며 하부 가지와 노드는 (-1) 또는 (0) 상태 경로를 나타낸다. 대각 가지는 상태가 변화하는 경로를 나타낸다. 시간 K에서 노드 메트릭(축적된 대수 가능성)은 K-1에서의 노드 메트릭과 경로 메트릭만의 함수이다. 그것들은 다음과 같이 주어진다.

여기서 M_K(-1)은 t=K에서 (-1)의 메트릭값

M_K(1)은 t=K에서 (1)의 메트릭값

Y_K는 t=K에서 신호 진폭

V_T는 Y_K에 대한 임계 진폭(threshold amplitude)으로서 시퀀스 펄스와 무펄스 사이의 최대 가능성값이다. V_T는 전형적으로 거의 Y_K/2 값을 가진다.

V_T는 Y_K와 노이즈 사이의 최대 가능성값과 같도록 세트된다. V_T는 Y_K의 평균 피크값(average peak value)이나 미리 정해진 혹은 프로그램할 수 있는 값에 의해 정해질 수 있다.

식 (1)에서 상태 변하는 만일 M_K-1(-1)-M_K-1(1)-Y_K-V_T]≥M_K-1(-1)이거나 다른 예로 M_K(-1)≠M_K-1(-1)일 때 일어난다. 식(2)에서 상태 변화는 M_K-1(-1)+M_K-1(1)+Y_K-V_T]≥M_K-1(-1)이거나 다른 예로 M_K(1)≠M_K-1(1)일 때 일어난다.

제2(a)도와 제2(b)도에서는 다섯 번의 시간 단위를 포함하는 4 상태 알고리즘이 예시되어 있다. 제2(a)도는 각각의 가지가 길이로서 분류된 완전한 격자를 보이고 있다. 실제 응용에 있어서 상기 길이는 수신된 데이터의 함수이다. 제2(b)도는 다섯 번의 반복 단계를 보이고 상기 반복 단계에 의해서 상기 알고리즘은 초기 노드에서 최종 노드까지의 가장 짧은 경로를 결정한다. 각각의 단계에서 서바이버의 길이를 따라 단지 네 개 혹은 그 보다 더 적은 서바이버만이 보여지고 있다. 제2도에서 각 시간 간격 동안 각 노드는 두 개의 분리된 경로 선분을 출력하고 가장 짧은 경로 선분이 서바이브(survive) 함을 보이고 있다. 그래서 다섯 번의 시간 간격 동안 비터비 알고리즘은 가장 짧은 경로를 결정한다.

자기 기록 채널 출력을 디코드 하기 위해 비터비 알고리즘을 이용한 두가지 선행 기술의 예는 Dolvio와 다른 일단의 사람에 의한 미국 특허 제4,664,564와 Acampora에 의한 미국 특허 제4,087,787이 있다. Dolvio등은 두 개의 서바이버 시퀀스와 수행되는 두 메트릭 사이의 차이 메트릭(difference metric)을 이용한 방법을 개시하고 있다. Dolvio와 다른 일단의 사람들에 의한 상기 선행 특허는 새로운 서바이버 시퀀스의 쌍과 새로운 차이 메트릭을 반복적으로 결정한다. Dolvio와 다른 일단의 사람들에 의한 상기 선행 특허는 때에 따라 더 정확하나 속도의 관점에서 곤란을 겪는 디지털 포맷(format)으로 수행되고 또한 이를 수행하기 위한 더 많은 전자 장치가 요구되어진다. 더욱이 전압 신호의 리세트는 소망하는대로 자동적으로 발생하지는 않는다.

Acampora는 경로 메트릭의 저장과 갱신을 포함하는 경로 메트릭 작동을 수행하기 위해 탭(tap) 지연선과 샘플홀드 회로(sample-and-hold circuit)를 구비한 비터비 디코더(Viterbi decoder)를 사용하고 있다. Acampora의 상기 경로 메트릭은 시간에 속박됨이 없이 증가할 수 있다. 메트릭의 오버플루(overflow)를 방지하기 위해 임의로 하나의 메트릭을 0으로 맞춘다. 이 메트릭의 원래 값은 상기 경로 메트릭들 사이에 있는 차이의 완전함을 보존하기 위해 처음에 다른 모든 메트릭으로부터 감산된다. 더 간단하고 덜 임의적 수행이 소망된다. 더욱이 이러한 탭 지연선은 다른 여러 가지 지연에 의한 수행에 필요하다.

최대 가능성 시퀀스 메트릭 계산기(maximum likelihood sequence metric calculator)는 통신 채널 혹은 기록 장치로부터의 표본값 처리 시퀀스를 위한 시퀀스 디코더 내에서 사용된다. 메트릭 계산기는 최대 가능성 디코더내에서 사용되며 상기 시퀀스는 2 상태 격자에 기초한다. 이것은 듀오바이너리(duobinary), 다이코드(dicode) 혹은 부분 응답 클래스 IV 신호를 포함한다. 2 상태의 서바이버 메트릭은 그 상태에서 검출된 피크 진폭에 비례한다. 반대 극성 상태로 격자 경로를 절환하는 반대 극성의 진폭이 검출될때까지 한 상태의 피크 진폭은 피크 검출기에 의해 저장된다. 한 상태에 대한 경로 절환의 임계값은 반대 극성 상태의 피크 진폭과 최대 가능성 임계값에 의해 결정된다. 상기 상태의 상기 피크 진폭만이 저장되기 때문에 무한한 메트릭 절대값의 증가는 문제가 되지 않는다.

최대 가능성 시퀀스 메트릭 계산기에 의해 수행되는 시퀀스 측정은 비터비 알고리즘의 사용에 기초한다. 반대 극성의 피크 진폭 검출에 의해 한 상태에서 다른 상태로의 전이를 표시할 수 있는 피크 검출기를 사용함으로써 상기 비터비 메트릭 계산기는 이루어진다. 부분 응답 신호에 있어서, 이 신호는 (1)과 (-1) 신호 레벨을 초과할 수 있으며 그래서 잘못된 임계값이 피크 검출기에 저장될 수 있다. 그러나 적절한 시간에 피크를 검출하기 위해 피크 검출기를 게이트(gate)하거나 피크 검출기 이전에 샘플홀드를 사용하는 아날로그 수행을 함으로써 이런 문제는 해결된다. 상기 샘플홀드(S/H)는 신호가 기대되어진 (1) 혹은 (-1) 레벨에 있을 때 유지 시간(hold time)에서 신호 진폭을 유지시킨다. 상기 피크 검출기는 단지 상기 유지 시간 동안 피크 검출을 하기 위해 게이트된다. 부분 응답 클래스 IV에 있어서, 동작 주기를 조금씩 차이가 나게하여 등가적으로 고속화(interleave)된 클래스 IV 데이터 흐름을 독립된 정보 신호로 분리하는데 상기 샘플홀드가 사용된다.

통신 채널 혹은 기록 장치로부터 표본값 처리 시퀀스를 위해 시퀀스 디코더에 사용되는 최대 가능성 시퀀스 메트릭 계산기를 상술하겠다. 이러한 상술에 따라, 예를 들어 신호 형태와 알고리즘 형태같은 여러 가지 독특하며 상세한 설명이 본 발명의 상술을 통해 제공된다. 그러나 이러한 것은 이런 기술에 익숙한 사람에게는 명백한 것이며 본 발명은 이러한 상세한 설명없이도 실제로 쓰일 수 있다. 또 한편으로 불필요하게 본 발명을 혼동시키지 않게 하기 위해 공지된 특성은 상세하게 설명하지 않았다.

메트릭 계산기내에 있는 비터비 알고리즘 사용은 기호 상호간 간섭이 있는 곳에서 최대 가능성 수신을 위한 기술, 특히 부분 응답 환경에서의 기술을 제공할 수 있음을 보였다. 아날로그 채널을 통한 디지털 전송에 있어서 기호 상호간의 간섭은 자주 접하게 되는 현상이다. 이상적으로 볼 때 표본 z_n은 상응하는 입력 시퀀스 a_n혹은 그로부터 나은 일련의 간단한 함수와 동일하다. 그러나 실제 상기 표본은 노이즈(noise)와 이웃하는 입력 a_n'에 의해 교란된다. 이웃하는 입력 a_n'에 의한 교란을 기호 상호간의 간섭이라고 부른다.

부분 응답에 있어서, 클래스 IV 부분 응답은 자기 기록 채널에 특히 더 적합한 것으로 보였다. 부분 응답 신호는 중간 대역의 주파수를 더욱 강조하고 노이즈 및 저주파와 고주파에서의 왜곡에 비교적 영향을 받지 않는다.

제3도는 본 발명의 메트릭 계산기 내에서 수행되는 전형적 신호 파형을 예시하고 있다. 다음과같은 논의에 특히 유의해야 한다.

M_K(-1)은 t=K일때 (-1) 상태 경로에서 메트릭값(시퀀스 확률 대수값)

M_K(1)은 t=K일 때 (1) 상태에서 메트릭값

Y_K는 t=K에서 신호 진폭

V_T는 임계값으로서 시퀀스 펄스(Y_K)와 무펄스(노이즈) 사이의 최대 가능성값이다.

시간 t<K(여기서 K는 시간 내의 임의점)인 동안 (-) 펄스가 발생하고 t>K인 동안 (+) 펄스가 발생하는 제3도의 파형을 고려하여 보자. t<K-M 동안 발생되는 (+) 펄스의 검출이 없는 t=K-1에서 가장 큰 (-) 펄스 Y_K-1을 취해보자(검출이란 한 극성의 상태 경로에서 다른 극성의 상태 경로로의 가능한 절환이라고 정의된다). 그렇다면 M_K-1(-1)은 다음과 같은 이유 때문에 증가하게 된다.

그래서 t=K-1에서 (-) 펄스가 발생하기 때문에 (1) 메트릭은 변하지 않고 M_K-1(-1)=M_K-2(1)이며

반대 극성 펄스 검출 이전의 가장 큰 펄스가 경로의 일부에 있는 그 반대 극성 상태에 대한 메트릭을 결정함을 보이겠다. M_K-1(-1)은 식 (4)에 의하여 결정되고 M_K-m(-1)에 의하여 결정되지는 않는다. t=K에서 (-1) 상태에서 (+1) 상태로 비터비 격자 경로가 전이하는 것은 다음과 같을 때 발생한다.

M_K(1)≥M_K-1(1)인데 왜냐하면

(4)로부터

혹은

그리고

그래서 (+) 임계값 2V_T에 이전의 가장 큰 (-) 진폭을 더한 것이 (+) 신호로 세트된다. (8)과 (9)의 조건이 만날 때 시퀀스 펄스가 검출된다.

t=K에서의 (1) 펄스 이후에 t=K+N에서 다른 (1) 펄스를 고려하여 보자. t=K에서의 최종 펄스 때문에 t=K+N에서 격자 경로는 두 개의 경로를 보유하고 있다. 그 중 한 경로는 t=K에서 (1) 펄스가 검출된 정확한 정보 비트임을 나타내고 또한 t=K-1로부터 t=K까지 (1) 상태로의 전이가 일어남을 나타낸다. 시간 t=K와 t=K+N 사이에는 어떠한 펄스도 발생하지 않기 때문에 이 경로는 (1) 상태로 남아있다. 보유된 두 번째 경로는 t=K에서 (1) 상태로의 가상적인 전이가 정보의 부정확한 비트에 기초함을 나타낸다. 그래서 상기 두 번째 경로는 t=K 에서의 (1) 펄스와 비교하여 진폭이 더 높은 다른 전이를 기다리는 (-1) 상태 경로로 계속한다. t=K+N에서의 (1) 펄스가 t=K 에서의 (1) 펄스보다 더 크다면 첫 번째 경로는 무시되고 t=K+N에서의 (1)펄스는 (1) 상태로의 절환이 일어나는지를 결정하는 분석을 받는다. (-1) 경로 상태로부터의 절환은 다음과 같은 것을 요구한다.

여기서

그래서

혹은

그래서 격자 경로의 상태를 변화시키고 시퀀스 펄스의 검출을 나타내기 위해서는 t=K+N에서 더 높은 진폭의 펄스가 요구된다. 그러므로 만일 가장 큰 (-1) 펄스가 t=K-M에서 발생한다면 (-1) 메트릭은 다음과 같을 것이다.

그리고

만일 제3도의 펄스 극성이 반대로 되고 가장 큰 (+) 펄스가 t=K-1에서 발생한다면, 상기 경로의 상태는 다음의 경우에서 절환된다.

그리고

그렇다면 t=K에서 만일 M_K-1(1)이 증가한다면 (-1)경로로 절환이 일어난다. 왜냐하면

또는

그리고

그래서

그리고

신호 극성만을 제외하고 식 (19)는 식 (9)와 같다. 비터비 격자 경로에 대해서는 다음과 같은 특징이 관찰된다.

(A) 정확한 격자 경로는 정확한 경로를 결정하는 같은 극성의 펄스(반대 극성의 펄스 검출이 없는 펄스 시퀀스) 중 가장 높은것에 의해 결정된다.

(B) 한 상태 경로의 극성 절환을 위한 임계값은 가장 높은 이전의 반대 극성 진폭에 임계값의 두배를 감산한것에 의해 결정된다.

(C) 정확한 경로를 결정하는데 단지 가장 높은 입력 신호만이 요구되므로 어떠한 신호 레벨도 한계 없이 증가하지 않는다.

그러므로 비터비 계산기는 피크 검출기를 사용함으로써 이루어질 수 있다. 부분 응답 신호에 있어서, 이 신호는 (1)과 (-1) 신호 레벨을 초과할 수 있으며 그래서 잘못된 임계값이 피크 검출기에 의해 저장될 수 있다. 그러나 적절한 시간에 피크를 검출하기 위해 피크 검출기를 게이트(gate)하거나 피크 검출기 이전에 샘플홀도를 사용한 아날로그 수행을 함으로써 이런 문제는 해결된다. 상기 샘플홀드(S/H)는 상기 신호가 기대되어진 (1) 혹은 (-1) 레벨에 더해질 때 유지 시간(hold time)에서 신호 진폭을 유지시킨다. 상기 피크 검출기는 단지 상기 유지 시간 동안 피크 검출을 위해 게이트된다. 부분 응답 클래스 IV에 있어서, 상기 샘플홀드는 동작 주기를 조금씩 차이가 나게하여 등가적으로 고속화(interleave)된 클래스 IV 데이터 흐름을 독립된 정보 신호로 분리하기위해 이미 요구되어진 것이다.

본 발명에서 상기 피크 검출기는 이와 같이 수행됨으로써 선행 기술에서 비터비 검출기가 곤란을 겪었던 점에 속박됨이 없이 확률 증가의 문제점을 피할 수 있게 되었다. 상기 피크 검출기는 펄스 피크들을 저장하고 적절하게 자동적으로 리세트(reset)되므로 이러한 문제들을 피할 수 있다. 이러한 방법으로 본 발명의 상기 비터비 계산기는 단지 가장 높은 피크만을 검출하므로써 정확한 메트릭을 계산할 수 있다. 적은 진폭과 함께 이전의 피크는 버려지게 된다.

비록 양극성 피크 검출기가 사용되지만 (+) 피크 검출기만을 사용한 계산기 수행만을 서술하겠다. 입력으로부터 V_T를 감산하는 메트릭 계산기의 블록 다이어그램이 제4도에 보여지고 있다. 제4도에서 입력 신호 V_S10이 가산기 11로 입력되고 또한 음이득의 블록 27로 입력된다. 임계 전압의 음의 값 즉 -V_T12 또한 가산기 11로 입력된다. 가산기 11로부터 나온 출력은 VI(1) 13이며 이것은 Y_K-V_T와 같으며 피크 검출기 14의 단자로 입력됨과 더불어 비교기 17의 양단자로 입력된다. 게이트 신호 15 또한 피크 검출기 14로 입력된다. 리세트 블록 31 피크 검출기 14로 입력되는 신호 34를 또한 출력한다. 피크 검출기 14의 출력 VO(1) 16은 Y_K-V_T와 같으며 이것은 (-1)의 이득을 갖는 블록 19로 입력됨과 더불어 비교기 17의 음단자로 입력된다.

비교기 17의 출력은 SW(1) 18이며 이 신호는 리세트 블록 35의 RST 단자로 입력된다. 음이득인 블록 19의 출력 VRS(-1)은 -Y_K+V_T와 같으며 이것은 또한 리세트 블록 35로 입력된다. 리세트 블록 35의 출력 신호 21은 피크 검출기 23의 VRS 단자로 입력된다. 음의 임계 전압 신호 -V_T25와 더불어 음이득의 블록 27로부터 나온 출력 신호는 양의 가산기 26으로 입력된다. 양의 가산기 26의 출력 신호 24는 VI(-1)이며 -Y_K-1-V_T와 같다. 신호 24는 피크 검출기 23으로 입력됨과 더불어 비교기 29의 양단자로 입력된다. 게이트 신호 22 또한 피크 검출기 23으로 입력된다. 피크 검출기 23으로부터 나온 출력 신호 28은 VO(-1)이며 -Y_K-1-V_T와 같다.

출력 신호 28은 -1의 이득을 갖는 음이득의 블록 32로 입력됨과 더불어 비교기 29의 음단자로 입력된다. 비교기 29의 출력 신호 30 SW(-1)은 리세트 블록 31의 RST 단자로 입력된다. 음이득의 블록 32로부터 나온 Y_K-1+V_T와 같은 출력 신호 33 VRS(1)은 리세트 블록 31로 입력된다. 리세트 블록 31에서 나온 출력 신호 34는 피크 검출기 14의 VRS 단자로 입력된다.

제4도의 피크 검출기는 다음과 같은 동작을 한다.

(A) 입력 GT(15)가 하이(high)일 때, 이 회로는 게이트 온(on)되고 상기 피크 검출기의 출력은 입력 단자에서 가장 높은 (+) 레벨 VI 13과 같은 출력 전압 VO 16을 저장, 유지한다.

(B) 리세트 제어 입력 RS 34가 하이(high) 일 때, VO 16은 리세트 전압 34와 같으며 이 전압 VO 16은 저장, 유지된다. 리세트 이후 그리고 GT 15가 하이(high)로 될 때, VI 13이 VRS 34 보다 같거나 클때만 이 회로는 VI 13을 저장, 유지한다.

식 (8)로부터, (-) 펄스 Y_K-1은 반전되며 V_T로부터 감산된다. (+) 피크 검출기의 출력 VO(1) 16은 VRS(1)=Y_K-1-V_T로 리세트된다. (+) 펄스에 있어서 만일, VI(1) 13=Y_K-V_T≥VO(1) 16=Y_K-1-V_T이면 비교기의 출력 SW(1) 18은 하이(high)로 되고 VO(1)=VI(1) 피크는 저장된다. 식 (9)에서 보였듯이 VT는 (+) 피크 검출기의 입력으로부터 그 출력으로 바뀐다. 그래서 VRS(1)= Y_K-1-2V_T이고 VI(1)=Y_K이다. 이와 유사하게 식 (18)과 식 (19)로부터, (-) 펄스 VRS(-1)=-Y_K+V_T에 대한 리세트는 VI(-)=-Y_K-V_T의 검출을 위한것이며 VRS(-1)=-Y_K+2V_T에 대한 리세트는 VI(-1)=-Y_K-1의 검출을 위한 것이다. 실제적인 수행에 있어서 순간적 혹은 아주 큰 노이즈 값에 의한 과부하 때문에 리세트 값은 제한된다. 비교기 출력 SW(-1) 30은 하이(high)로 되고 VI(-1)≥VO(-1) 일 때 VO(-1) 28=VI(-1) 24이다. Y_K-1은 이제 (-) 극성 펄스를 정의하는데 문제가 되고 YK는 (+) 극성 펄스를 정의하는데 문제가 되며 이 Y_K-1과 Y_K는 어떤 특별한 시간에 발생하는 펄스들을 정의하지 않는데 유의하여야 한다.

V_T가 출력으로 바뀌는 메트릭 계산기의 블록 다이어그램이 제5도에 보여지고 있다. 만일 양극성 신호를 갖는 미분 신호가 사용된다면 모두 -1의 이득을 갖는 블록 19, 27, 32는 아날로그 수행에 있어 제4도 혹은 제5도에 요구되어지지 않는다. 제5도에서 입력 신호 VS 10은 -1의 이득을 갖는 블록 27에 입력됨과 더불어 피크 검출기 14의 입력 단자로 직접 입력된다. 신호 VS 10은 VI(1)=Y_K와 같고 이것은 비교기 17의 양단자로 입력된다. 게이트 신호 15는 리세트 블록 31로부터 나온 신호 50과 더불어 (+) 피크 검출기 14로 입력된다. 피크 검출기 14로부터 나온 출력 신호 40 VO(1)은 양의 가산기 41에 입력됨과 더불어 비교기 17의 음단자로 입력된다. 신호 42 -2V_T또한 양의 가산기 41로 입력된다. 가산기 41의 출력은 -1 이득의 블록 19로 입력된다.

블록 19로부터 나온 출력 신호 43 VRS(-1)=-Y_K+2V_T는 리세트 블록 35로 입력된다. 비교기 17로부터 나온 출력 신호 52 SW(1)은 리세트 블록 35의 RST 단자로 입력된다. 리세트 블록 35로부터 나온 출력 신호 44는 피크 검출기 23의 VRS 단자로 입력된다. 게이트 신호 22 또한 피크 검출기 23으로 입력된다. -1 이득의 블록 27로부터 나온 출력 45 VI(-1)=-Y_K-1은 비교기 29의 양단자로 입력됨과 더불어 피크 검출기 23의 입력 단자로 입력된다.

피크 검출기 23으로부터 나온 출력 신호 46 VO(-1)=-Y_K-1은 가산기 47로 입력됨과 더불어 비교기 29의 음단자로 입력된다. 신호 48 -2V_T는 또한 가산기 47로 입력된다. 가산기 47의 출력은 -1 이득의 블록 32로 입력된다. -1 이득 블록 32로부터 나온 출력 신호 49 VRS(1)=Y_K-1+2V_T는 리세트 블록 31로 입력된다. 비교기 29의 SW(-1)로부터 나온 출력 신호 51은 리세트 블록 31의 RST 단자로 입력된다. 리세트 블록 31로부터 나온 출력 신호 50은 피크 검출기 14의 VRS 단자로 입력된다.

제5도의 메트릭 계산기는 V_T값이 입력으로부터 감산되는 대신에 V_T값이 출력으로 바뀌는것만을 제외하고는 제4도의 메트릭 계산기와 같은 성질을 많이 가지고 있다. SW(1)과 SW(-1) 신호는 비터비 서바이블 시퀀스(Viterbi survival sequence)의 시프트 레지스터를 제어하고 또한 (+) 피크 검출기의 반대 극성 리세트를 제어한다. SW(-1)=하이(high)일 때 VO(1)은 리세트되고 SW(1)=하이(high)일 때 VO(-1)은 리세트된다. SW(1) 및 SW(-1) 출력은 시간 요구를 손쉽게 하기 위해 래치(latch) 될 수 있다. 제5도의 메트릭 계산기의 장점은 -1 이득 블록과 가산기들이 같은 회로에 의해서 작용될 수 있다는 것이다.

신호 파형의 예가 제6도에서 보여지고 있다. 신호 V_S는 자기 기록 매체로부터 증폭과 필터 작용을 거친 이후의 아날로그 입력 신호다. 타이밍도에서 보여지듯이 입력 신호가 피크 검출기 내에 저장된 펄스보다 더 큰 양의 피크 펄스를 갖는 모든 시간 간격 동안 출력 신호 SW(1)는 양의 펄스를 출력한다. 유사하게 입력 신호가 피크 검출기내에 저장된 펄스보다 더 큰 음의 펄스를 갖는 모든 시간 간격 동안 출력 신호 SW(-1)는 양의 사각형 펄스를 출력한다.

출력 신호 V_O(1)은 검출된 양의 피크 신호이다. SW(1)이 하이(high)일 때 V_O(1)은 V_S(YK)와 같은 새로운 더 높은 값으로 증가한다. SW(-1)이 하이(high)일 때 V_O(1)은 리세트 전압 VRS 50 (Y_K-1+2V_T)로 리세트된다. SW(1)도 하이(high)가 아니며 SW(-1)도 하이(high)가 아닌 시간 간격 동안은 V_O(1)은 변하지 않는다. 유사하게 제6도에서 보인 출력 신호 V_O(-1)은 제5도의 피크 검출기 23에서부터 검출된 음의 피크 신호이다. SW(-1)이 하이(high)일 때 V_O(-1)은 피크 검출기 입력 전압과 같은 새로운 더 높은 값의 크기까지 증가한다.

제6도에서 예의 신호 V_S로부터 나온 제1 양의 펄스와 함께 신호 SW(1)은 양의 펄스를 출력한다. 그 다음 V_S신호는 SW(-1)이 이 시간 간격 동안 하나의 펄스를 출력하게 하는 작은 음의 신호를 출력한다. 그러나 그 다음 시간 간격 동안 더 큰 음의 V_S신호가 검출되어 이전의 더 작은 음의 신호는 에러 신호임을 나타내고 제5도의 피크 검출기는 서바이버 시퀀스에 제공되어질 새로운 더 큰 음의 펄스를 대신 저장한다. 최소 한계값 위에 있는 그 다음 양의 V_S신호가 검출될 때 SW(1)은 다른 펄스를 출력한다. 초기의 시간 간격 동안에 있던 음의 펄스는 양의 신호를 수신하는 피크 검출기를 리세트 시킨다. 그래서 제2 양의 펄스는 비록 제1 양의 펄스보다 작지만 서바이버 시퀀스(survivor sequence) 내에 기억, 축적된다. V_S신호를 나타내는 후속 펄스는 교대로 된 양과 음의 신호와 함께 교대로 된 상태를 나타낸다.

아주 큰 음의 펄스(Y_K-1)가 메트릭 계산기 내로 들어갈 때 이 음의 펄스값은 리세트 블록 31을 통해 피크 검출기 14내의 리세트 전압을 리세트시킨다. 상기 리세트 전압은 Y_K-1+2V_T로 세트되나 Y_K-1이 아주 큰 음의 펄스이므로 상기 리세트 전압의 레벨은 낮게된다. 따라서 만일 시간 간격 K에서 양의 V_S펄스가 검출된다면 Y_K는 낮은 값이 될 수 있고 이 Y_K는 시퀀스내에 여전히 기억,축적된다. 만일 Y_K-1이 낮은 값이었다면 Y_K는 (1)상태로의 전이를 위해 더 높은 값을 가져야만한다.

서바이브 시퀀스의 저장과 갱신을 위한 회로의 예가 제7도에 예시되고 있다. 상기 회로는 두 개의 시프트 레지스터를 구비하고 있으며 각각의 레지스터는 일련의 멀티플렉서와 플립플롭들이 서로 교대로 연결되어 이루어진다. 제5도의 메트릭 계산기 다이어그램에서 나온 출력 신호 SW(1) 52는 멀티플렉서 56과 멀티플렉서 62로 된 제1 시프트 레지스터 멀티플렉서의 제어 입력에 연결되어있다. 제5도의 비교기 29에서 나온 출력 신호 SW(-1) 51은 제7도의 멀티플렉서 57과 멀티플렉서 66으로 된 제2 시프트 레지스터의 제어 입력에 연결되어 있다.“1” 비트 신호 53과“0” 비트 신호 54는 멀티플렉서 56과 57 양쪽 모두에 연결되어 있다.

멀티플렉서 56에서 나온 출력 신호 58은 플립플롭 59로 입력되고 플립플롭 59에서 나온 출력 신호 60은 멀티플렉서 62로 입력된다. 출력 신호 60은 또한 멀티플렉서 66으로 입력된다. 멀티플렉서 57로부터 나온 출력 신호 63은 플립플롭 64에 연결되어 있고 플립플롭 64로부터 나온 출력 신호 65는 멀티플렉서 62와 더불어 멀티플렉서 66에 연결되어 있다. 마지막 플립플롭 67의 출력 신호 69가 상태“1”을 출력할때까지 멀티플렉서 62의 출력은 교대로 된 일련의 플립플롭과 멀티플렉서 블록에 연결된다. 또한 마지막 플립플롭 68의 출력 신호 70이 상태“0”을 출력할때까지 멀티플렉서 66의 출력은 교대로 된 일련의 플립플롭과 멀티플렉서 블록에 연결된다. 클럭 신호 55는 플립플롭 59, 64, 67, 68을 포함하는 제7도의 모든 플립플롭에 연결되어 있다. 클럭 신호 55는 신호 SW(1) 52와 SW(-1) 51에 동기화된다.

제7도의 전형적인 작동 과정에서 SW(1)과 SW(-1) 모두가 하이(high)가 아니라면 각 주기에서 상기 회로는 최상부 시프트 레지스터 안으로“1” 비트를 클럭하고 최하부 시프트 레지스터 안으로는“0” 비트를 클럭한다. 만일 SW(-1)이 그 뒤에 오는 클럭 주기에서 하이(high)로 된다면 이 하이(high) 신호는 상기 회로의 최하부 레지스터안에 저장된 값을 최상부 레지스터로 시프트한다. 이러한 과정의 예는 플립플롭 64에서 나온 출력 신호 65가 최상부 레지스터의 멀티플렉서 62의 입력으로 연결되어 있는 제7도에서 일어날 수 있다. 두 개의 시프트 레지스터는 들어오는 비트를 저장하고 만일 필요하다면 비트 값을 정정할 수 있도록 설계되어 있다. 만일“1” 비트가 하강한다면 시프트 레지스터는 어떤 클럭 주기 동안 단지“0” 비트를 가져야 하나 이 대신에 시프트 레지스터 시퀀스는 시프트 레지스터가 더 하강되는 나중의 클럭 주기에서 이러한 에러를 정정할 수가 있다. 비터비 검출기의 출력은 이러한 시프트 레지스터 경로 메모리들 중 하나인 출력이다. 만일 상기 시프트 레지스터 시퀀스가 충분히 길다면 상기 시프트 레지스터의 출력은 대부분의 시간과 일치한다. 왜냐하면 정확한 정보 비트가 검출되자마자 이러한 정보 비트들은 다른 정보 레지스터에도 시프트되기 때문이다. 그러므로 상기 레지스터는 만일 데이터가 부정확하게 제공되어진다 하더라도 두 개의 상기 시프트 레지스터는 충분히 오래동안 여전히 같은 정보를 가지게끔 설계된다. 이러한 시프트 설계의 이점은 만일 기억, 축적된 적은 양의 펄스를 곧바로 뒤따르는 더 큰 양의 펄스가 있다면, 이런 시퀀스는 작은 펄스를 무시하고 더 큰 펄스를 기억, 축적한다는 것이다.

본 발명의 응용으로 된 전송 시스템의 개략적인 묘사가 제8도에 주어져 있다. 제8도의 블록 다이어그램은 통신 채널 혹은 기록 장치로부터 입력 신호를 수신한다. 입력 신호 71은 프리앰플리파이어 72로 제공되고 프리앰플리파이어 72는 자동 이득 제어(AGC) 블록 73에 연결되어 있다. 진폭이 된 후 AGC 블록 73의 출력 신호는 필터/이퀄라이즈 블록 74로 제공된다. 필터 신호는 연속적 신호로서 샘플홀드(S/H) 블록 A75 및 B86으로 제공된다. S/H 블록 A75 및 B86은 단지 교대 시간 간격에서 똑같은 율로 필터 신호를 표본, 유지한다. S/H 블록 75로부터 나온 표본들은 제4, 5도에서 상술되었던 비터비 계산기 76으로 제공된다. 이전에 논의되었듯이 비터비 계산기 76은 2 상태 격자를 얻기 위해 최대 가능성 시퀀스 측정을 사용한다. 비터비 블록 76은 타이밍 수단 79에 연결되어 있고 신호 SW(1) 52 와 SW(-1) 51을 서바이버 시퀀스 레지스터 블록 77로 제공한다. 블록 77은 타이밍 수단 79에 의해 제공되는 클럭 신호 84에 연결되어 있고 블록 77은 이진 출력 값의 최종 선택을 허용하는 서바이브 시퀀스를 갱신한다. 블록 77의 출력은 검출기 83으로 제공되고 이 검출기는 수신된 입력을 영비복귀(non-return to zero, NRZ) 데이터 83으로 바꾼다. 검출기 블록 78은 또한 클럭 신호 84에 연결되어 있다.

S/H 블록 86은 타이밍 수단 79에 연결된 비터비 계산기 80으로 표본을 제공하고 신호 S/H(1) 52 및 S/H(-1) 51을 서바이버 시퀀스 레지스터 블록 81로 제공한다. 블록 81은 클럭 신호 84에 연결되어 있고 서바이버 시퀀스를 검출기 블록 82로 제공한다. 검출기 블록 82는 또한 클럭 신호 84에 연결되어 있으며 NRZ 데이터 85를 제공한다.

제9도는 입력 신호의 샘플홀드 과정과 비터비 메트릭 계산기들이 샘플홀드에 기초하는 출력 다이어그램을 어떻게 결정하는지를 보여준다. 통신채널 혹은 기록 장치로부터 메트릭 계산기로 제공되는 입력 신호 X_K는 진폭 과정과 필터 과정을 거친 신호이다. 신호 X_K90은 일련의 클록되어진“1”과“0” 비트를 보여준다. 제9도의 출력 신호 a_K91은 들어오는 입력 신호 X_K에 종속된다. 신호 a_K91은 XOR 함수, ak=Xkak-2에 의해 주어진다. 이 식은 a_K가 시간 K-2에서의 신호 91의 값 a_K-2와 함께 시간 K에서 배타 논리합된 입력 신호 X_K의 결과임을 나타낸다. 제9도에 있는 신호 91의 관찰에 의해 타이밍 다이어그램이 이 식과 일치함을 알 수 있다.

제9도에서 보여진 기록 신호(write current) I_W는 신호 a_K91과 같은 2진 타이밍 형태를 따른다. 신호 V_S93은 기록 신호 92 내에서 발생하는 상승, 하강하는 미소 부분을 예시한다. 신호 92는 기록 전류 92의 미소 부분들이 양 및 음임을 지시한다. 등화 입력(equalized input) 신호 V_F94는 제8도에서 보인것과 같이 샘플홀드 블록 A 75와 그 다음 샘플홀드 블록 B 86의 교대에 의해 일정한 주기 율에서 표본화됨을 보인다.

타이밍 다이어그램 94의 원들은 샘플홀드 A가 작용하는 곳임을 뜻하고 타이밍 다이어그램 94의 X 부호들은 샘플홀드 B가 작용하는 곳임을 지시한다. 타이밍 다이어그램 V_SHA는 A 점에서 표본화 이후의 결과 신호를 보인다. 관찰에 의하면 B 표본 간격 동안 타이밍 다이어그램 95는 그 다음 A 표본 간격까지 B 표본의 진폭을 일정하게 유지함을 알 수 있다. 또한 마찬가지로 타이밍 다이어그램 96 V_SHB에서는 결과 신호가 타이밍 다이어그램 94의 B 표본 간격을 반영하고 있으며 타이밍 다이어그램 96은 A 표본 간격동안 일정한 진폭을 가진다.

타이밍 다이어그램 97 Y_AK는 샘플홀드 블록 A 75의 출력이며 타이밍 다이어그램 95 V_SHA와 비교하여 한 클럭 주기 동안 유지, 지연된 3 상태 신호이다. 지연된 출력 Y_AK는 표본 신호 V_SHA를 디지털 포맷으로 바꾼다. S/H 블록 B 86의 지연된 출력은 한 클럭 주기가 지연된 타이밍 다이어그램 96 V_SHB의 출력 신호를 디지털 형태로 나타내는 타이밍 다이어그램 98 Y_BK로서 보여지고 있다.

타이밍 다이어그램 99 (Y_AK) 및 100 (Y_BK)는 절대값으로서 타이밍 다이어그램 97 및 98과 등가인 타이밍 다이어그램이다. 결과 신호 101 역시 예시되어져 있고 이 출력 신호 101은 하나의 완전한 클럭 주기만큼 지연되었다는것만을 제외하고는 입력 신호 90과 같다. 출력 신호 101은 식 (Y_AK)·A+(Y_BK)·B에 의해 결정된다. 출력 신호에 대한 상기 식은 만일 (Y_AK)가 A 표본 간격 동안 하이(high)이거나 그리고(또는) (Y_BK)가 B 표본 간격 동안 하이(high)라면 출력 신호 101은 그 특별한 표본 간격 동안 하이(high)가 될 것이다. 만일 이러한 경우의 어느 쪽도 만족되지 않으면 출력 신호 101은 로우(low)로 남는다. 관찰 결과로부터 제9도의 출력 신호 101은 위의 형식을 따름을 알 수 있다.

이상 피크 검출기를 사용하여 메트릭 증가 문제에 대한 간단한 해답을 갖는 비터비 검출기에 대하여 상술하였다.

Claims

통신 채널 혹은 기록 장치로부터 표본 값을 디코드하는데 사용되는 최대 가능성 시퀀스 메트릭 계산기를 위한 장치에 있어서, 표본 입력 신호 및 임계 전압의 음의 값을 입력으로 갖는 제1가산 수단과, 상기 제1가산 수단에 연결되어 제1출력 신호를 제공하는 제1피크 검출 수단과, 제2출력 신호를 제공하기 위해 상기 제1가산 수단과 상기 제1피크 검출 수단에 연결된 제1비교 수단과, 제3출력 신호를 제공하기 위해 상기 제1피크 검출기에 연결된 제1반전 수단과, 리세트 신호 출력을 제공하기 위해 상기 제1반전 수단에 연결된 제1리세트 수단과, 상기 표본 입력 신호에 연결된 제2반전 수단과, 상기 제2반전 수단에 연결되어 있으며 상기 임계 전압의 음의 값에 또한 연결된 제2가산 수단과, 제4출력 신호를 제공하기 위해 상기 제2가산 수단과 상기 제1리세트 수단에 연결된 제2피크 검출 수단과, 제5출력 신호를 제공하기 위해 상기 제2가산 수단과 상기 제2피크 검출 수단에 연결된 제2비교 수단과, 제6출력 신호를 제공하기 위해 상기 제2피크 검출 수단에 연결된 제3반전 수단과, 상기 제1피크 검출 수단으로 리세트 출력 신호를 제공하기 위해 상기 제3 반전 수단과 상기 제2비교 수단에 연결된 제2리세트 수단을 구비함을 특징으로 하는 장치.
제1항에 있어서, 상기 제1, 제2, 제3 반전 수단은 -1의 이득을 갖는 증폭기임을 특징으로 하는 장치.
통신 채널 혹은 기록 장치로부터 표본 값을 디코드하는데 사용되는 최대 가능성 시퀀스 메트릭 계산기를 위한 장치에 있어서, 제1출력 신호를 제공하기 위해 표본 입력 신호를 수신하는 제1피크 검출 수단과, 제2출력 신호를 제공하기 위해 상기 표본 입력 신호에 연결되어 있으며 상기 제1피크 검출 수단에 또한 연결된 제1비교 수단과, 상기 제1피크 검출 수단에 연결되어 있으며 임계 전압 신호의 -2배에 또한 연결된 제1가산 수단과, 제3출력 신호를 제공하기 위해 상기 제1가산 수단에 연결된 제1반전 수단과, 리세트 출력 신호를 제공하기 위해 상기 제1반전 수단에 연결되어 있으며 상기 제1비교 수단에 또한 연결된 제1 리세트 수단과, 상기 표본 입력 신호에 연결된 제2반전 수단과, 제4출력 신호를 제공하기 위해 상기 제2반전 수단에 연결되어 있으며 상기 제1 리세트 수단에 또한 연결된 제2피크 검출 수단과, 제5출력 신호를 제공하기 위해 상기 제2반전 수단에 연결되어 있으며 상기 제2피크 검출 수단에 또한 연결된 제2비교 수단과, 상기 제2피크 검출 수단에 연결되어 있으며 임계 전압 신호의 -2배에 또한 연결된 제2가산 수단과, 제6출력 신호를 제공하기 위해 상기 가산 수단들에 연결된 제3반전 수단과, 상기 제1피크 검출 수단으로 리세트 출력 신호를 제공하기 위해 상기 제3반전 수단과 상기 제2비교 수단에 연결된 제2리세트 수단을 구비함을 특징으로 하는 장치.
제3항에 있어서, 상기 제1, 제2, 제3 반전 수단은 -1의 이득을 갖는 증폭기임을 특징으로 하는 장치.
제3항에 있어서, 상기 제2출력 신호와 상기 제5출력 신호 중의 하나는 상태 변화를 지시하는 하이(high)로 됨을 특징으로 하는 장치.
통신 채널 혹은 기록 장치로부터 기호 상호간의 간섭이 있는 표본 시퀀스들의 최대 가능성 시퀀스 디코딩을 위한 장치에 있어서, 상기 표본 시퀀스로부터 수신된 가장 큰 진폭의 양의 펄스를 비교하고 저장하기 위한 제1피크 검출 수단과, 음의 전이 펄스를 수신한 후 상기 제1피크 검출 수단에 저장된 전압 값을 리세트하기 위해 상기 제1피크 검출 수단에 연결된 제1 리세트 수단과, 상기 제1피크 검출 수단의 입력과 출력에 연결되어 있으며 더 큰 양의 피크가 검출되었는지 않았는지를 지시하는 제1플래그(flag) 신호를 제공하는 제1비교 수단과, 상기 표본 시퀀스로부터 수신된 가장 큰 진폭의 음의 펄스를 비교하고 저장하기 위한 제2피크 검출 수단과, 상기 제1리세트 수단에 연결되어 있으며 상기 제2피크 검출 수단에 저장된 전압 값을 리세트하기 위한 상기 제1플래그 신호를 수신하는 제2리세트 수단과, 상기 제2피크 검출 수단의 입력과 출력에 연결되어 있으며 더 큰 음의 피크가 검출되었는지 않았는지를 지시하는 제2플래그 신호를 상기 제1리세트 수단으로 보내는 제2비교 수단과, 최대 가능성 시퀀스를 제공하기 위해 상기 제1, 제2 플래그 신호를 수신하는 서바이버 시퀀스 레지스터 수단을 구비함을 특징으로 하는 장치.
제6항에 있어서, 상기 서바이버 시퀀스 레지스터 수단은, 상기 제1플래그 신호를 수신하기 위하여 각각의 멀티프렉서가 교대로 플립플롭들에 직렬의 형태로 연결된 제1멀티플렉서 세트를 갖는 제1시프트 레지스터, 및 상기 제2플래그 신호를 수신하기 위하여 각각의 멀티플렉서가 교대로 플립플롭들에 직렬의 형태로 연결된 제2멀티플렉서 세트를 갖는 제2시프트 레지스터를 구비하며, 상기 플립플롭의 출력들은 제1멀티플렉서 세트의 입력에 연결되고 상기 제1레지스터의 상기 플립플롭의 출력은 상기 제2 멀티플렉서 세트의 입력에 또한 연결됨을 특징으로 하는 장치.
통신 채널 혹은 기록 장치로부터 기호 상호간의 간섭이 있는 두 상태의 수신된 데이터 흐름을 디코드하는 방법에 있어서, 수신된 각각의 표본 펄스에 대한 메트릭을 계산하는 단계, 가장 최근의 표본 양의 진폭 혹은 표본 음의 진폭을 이전에 저장된 같은 양 혹은 음진폭의 표본 진폭과 비교하는 단계, 연속적인 다수의 피크들 중 가장 최근의 피크가 더 큰 진폭을 갖는 매 시간마다 반대 극성을 위해 저장된 진폭을 리세트하는 단계, 리세트 작동 동안에 상태 전이를 지시하기 위한 플래그 신호를 발생시키고 상기 플래그 신호는 디코드된 데이터와 상응하는 가장 정확한 비트 시퀀스를 얻기 위해 저장되고 필요하면 수정되는 단계를 포함하여 이루어 지는 디코드 방법.