KR100828290B1 - 다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치 및 비터비 디코더 - Google Patents

다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치 및 비터비 디코더 Download PDF

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Abstract

본 발명은 다수의 입력 전류(pma(k-1),pmb(k-1)) 중 최대 전류를 선택하여 이 선택된 전류에 다른 전류(Ibmk)를 가산하는 장치에 관한 것이며, 상기 장치는 상기 입력 전류를 수신하는 다수의 입력(901,902)과, 상기 다른 전류를 수신하는 다른 입력(905)과, 상기 최대 입력 전류와 상기 다른 전류의 합에 비례하는 출력 전류를 전달하는 출력(906,907)과, 상기 수신된 각각의 입력 전류를 각각의 트랜지스터(T900,T902)━상기 각각의 트랜지스터는 공통 지점에 접속된 그의 제어 전극을 가짐━의 주 전류 도전 경로에 공급하는 수단과, 상기 입력 및 상기 공통 지점 간에 접속된 각 팔로워 트랜지스터(T901,T903)와, 그의 제어 전극이 상기 공통 지점에 접속되어 상기 최대 입력 전류의 값과 관련된 값을 갖는 전류를 생성하는 미러 트랜지스터(T904)를 포함한다. 상기 다수의 본 장치들은 비터비 디코더에서 분기 메트릭 전류를 생성하는데 사용된다.

Description

다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치 및 비터비 디코더{DATA DECODING}
본 발명은 다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치 및 이러한 장치를 포함하는 비터비 디코더(Viterbi decoder)에 관한 것이다.
광학 디스크 상의 보다 큰 데이터 용량에 대한 요구가 점점 증가하고 있다. 또한, 디스크로부터 데이터를 판독하는 속도의 향상에 대한 요구도 존재한다. 이러한 두 가지 요구 사항은 비디오 및 고속 데이터 애플리케이션에서 광학 저장 매체를 사용하는 것이 증가함으로써 발생하며, 상기 두 애플리케이션은 최초의 오디오 컴팩트 디스크 애플리케이션에서 성취되는 성능보다 휠씬 더 우수한 성능을 필요로 한다. 결과적으로, 매체, 기구, 광학장치, 전자장치의 소정의 물리적 특성하에서 성취가능한 소정 한도의 레이트(rates)로 또는 그 한도에 근사하는 레이트로 데이터를 복원시키는 방법에 대한 요구가 존재한다.
그러나, 이로 인하여 디스크로부터 데이터를 판독할 때 데이터 채널 내에서 의 부호간 간섭의 레벨이 증가하게 된다. 광학 디스크로부터 데이터를 판독하는데 있어서 비터비 디코더(Viterbi decoder)를 사용하는 것은 미국 특허 A-5661709 및 A-5450389에 개시되었다. 상기 문서는 입력 신호가 A/D 변환기로 디지털화되고 모든 처리가 디지털 영역에서 실행되는 장치를 개시한다. 현재 설계되고 있는 DVD 시스템은 400Mb/s를 초과하는 채널 비트 레이트를 나타내는 공칭 속도의 16 배의 속도로 데이터를 디코딩할 수 있는 능력을 가지고 있다. 이로써, DVD 시스템은 고속 디지털 신호 처리를 필요로 하며, 이는 비용을 증가시킨다.
발명의 개요
본 발명의 목적은 디코더를 제공하는 것인데, 특히 고속 디지털 신호 처리기를 사용할 필요 없이 광학 디스크로부터 데이터를 고속으로 판독하기 위한 디코더를 제공하는 것이지만, 여기에만 한정되는 것은 아니다.
본 발명은 다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치를 제공하는데, 상기 장치는 상기 입력 전류를 수신하는 다수의 입력과, 상기 또 다른 전류를 수신하는 또 다른 입력과, 상기 최대 입력 전류와 상기 또 다른 전류의 합에 비례하는 출력 전류를 전달하는 출력과, 상기 수신된 각각의 입력 전류를 각각의 트랜지스터━상기 각각의 트랜지스터의 제어 전극은 공통 지점에 접속됨━의 주 전류 도전 경로에 공급하는 수단과, 상기 입력 및 상기 공통 지점 간에 접속된 각각의 팔로워 트랜지스터와, 자신의 제어 전극이 상기 공통 지점에 접속되어 상기 최대 입력 전류의 값과 관련된 값을 갖는 전류를 생성하는 미러 트랜지스터와, 상기 미러 트랜지스터로부터 전류를 수신하는 제 1 입력 및 상기 또 다른 전류를 수신하는 제 2 입력을 구비하여, 상기 최대 입력 전류 또는 이 최대 입력 전류에 비례하는 전류를 또 다른 전류 또는 이 또 다른 전류에 비례하는 전류에 가산하는 합산 장치와, 상기 합산 장치의 출력을 본 장치의 출력에 접속시키는 수단을 포함한다.
본 발명은 최소 회로를 이용하여 다수의 입력 전류 중 최대 전류의 선택이 가능하게 하며 또한 또 다른 전류가 선택된 전류에 가산되는 것도 가능하게 한다. 이러한 장치는, 전류 확률 또는 에러 신호가 이전 데이터 기간으로부터 유도된 신호와 결합되어야 하며 가능한 선행 경로 내의 신호의 진폭을 기초로하여 선택이 수행되어야 하는 비터비 디코더 내에서 적용될 수 있다.
DVD 플레이어와 같은 광학 디스크 플레이어에서, 광학 시스템의 물리적 개구(physical aperture)는 1 비트 기간(one bit period)이 광다이오드 시스템의 전체 반응 기간보다 매우 짧아 부호간 간섭이 발생하도록 된다. 본 레이저 광학 레코딩의 경우, 데이터 인코딩(d-제약(d-constraint))에서 허용된 연속하는 "1" 또는 "0"의 최소의 개수가 존재한다. 이 개수는 현재 세 개이며, 말하자면 임의의 데이터 시퀀스에서 최소 세 개의 연속 "1" 또는 세 개의 연속 "0"을 포함해야 한다. 이는 대역 제한 신호 파형처럼 보이지만 동일한 값의 비트 수의 함수인 피크 및 트로프 레벨(trough levels)를 갖는 신호 파형을 생성한다. 오직 세 개의 연속 "1" 만으로 성취되는 피크는 다수의 연속 "1"(DVD 표준에서는 17까지 허용됨)이 존재하는 경우보다 낮을 것이다. 오직 세 개의 연속 비트가 동일한 값을 갖는 시퀀스, 즉 01110 및 10001은 I3 상태로 알려져 있다. 이로써, 수신된 비트의 시퀀스에 따라 입력 신호가 가질 수 있는 다수의 유효 레벨(이 경우에는 12 개이며 만약 대칭 채널 특성이 가정되면 8 개임)이 존재한다. 기술한 장치는 입력 신호 전압과 유효한 값의 추정된 값 사이의 오차가 획득되어 가장 있을 수 있는 데이터 시퀀스를 결정하는데 사용되게 한다.
상기 장치는 입력 신호가 추정된 값의 신호일 확률을 나타내는 확률 신호를 형성하는 전류 감산기(a current subtractor)를 더 포함할 수 있으며, 기준 전류 소스가 상기 감산기의 제 1 입력에 접속되며, 오차 신호는 상기 감산기의 제 2 입력에 접속되며, 상기 감산기의 출력은 확률 신호를 제공한다.
입력 신호가 다수의 추정된 값 또는 기준 레벨과 비교되는 이러한 경우, 입력 신호 레벨이 추정치에 보다 가까워질수록 크기가 증가하는 출력이 생성된다.
입력 신호 및 추정된 값 모두는 차동 신호일 수 있으며, 제 1 및 제 2 트랜스컨덕터는 모두 차동 형태이다.
상기 장치는 양의 입력 신호 및 양의 추정된 값이 제 1 트랜스컨덕터의 제 1 및 제 2 입력에 인가되고, 음의 입력 신호 및 음의 추정된 값이 제 2 트랜스컨덕터의 제 1 및 제 2 입력에 인가되도록 구성될 수 있다.
이러한 장치는 두 트랜스컨덕터가 이들의 전 범위에 걸쳐 양호한 선형성을 가질 필요를 감소시키는데, 그 이유는 트랜스컨턱터가 제로 차동 입력을 가질 때 최대 확률 조건이 발생하기 때문이다. 이로써, 오프셋만이 중요하며 선형성은 그렇게 중요하지 않게 된다.
각 트랜스컨덕터는, 각각 채널 폭 W1를 가지며 그들의 테일 전류가 I1과 동일한 두개의 전계 효과 트랜지스터에 의해 형성된 제 1 긴 테일 쌍(first long tail pair)과, 각각 채널 폭 W2를 가지며 그들의 테일 전류가 I2와 동일한 다른 두개의 전계 효과 트랜지스터에 의해 형성된 제 2 긴 테일 쌍을 포함할 수 있는데, 여기서 두 긴 테일 쌍들의 드레인 전극은 교차 접속되며, I1이 I2보다 크며 W2가 W1보다 크다.
이로써, 트랜스컨덕턴스는 이 특성의 중앙 영역에서는 보다 낮으며 극한을 향해서는 상승하게 되어, 제곱법칙 특성(square law characteristic)에 대한 근사치를 제공한다.
본 발명은 다수의 상기 장치를 포함하는 비터비 디코더를 제공한다.
비터비 디코딩 알고리즘은 입력 신호 레벨과 예상 유효 레벨 간의 오차의 크기의 결정 및 허용가능한 시퀀스 상태를 통한 가능한 레벨 변화의 추적을 필요로 한다. 이러한 프로세스는 특정 메트릭 값을 얻기 위해 입력 데이터의 각 샘플에 대한 몇몇 조작을 필요로 한다. 이 메트릭 값은 이전 샘플 기간에 유도되어 저장된 값과 결합된다. 상기 조작은 계수 감산, 다중 입력 중 최대 입력의 결정, 상수에 의한 승산을 포함한다. 또 다른 다중 신호 경로가 병렬로(in parallel) 요구된다. 이는 디지털 구현에 있어서 데이터 흐름에서의 상당한 병목 현상을 초래한다. 본 발명은 병렬 신호 처리 경로를 생성하는데 있어서 보다 쉽게 복사될 수 있는 비교적 간단한 회로를 사용하여 아날로그 영역에서 계수 감산이 수행되는 것이 가능하게 한다.
본 발명의 상기 특징 및 다른 특징은 첨부 도면을 참조하여 본 발명의 다음 실시예의 상세한 설명으로부터 분명해질 것이다.
도 1은 본 발명에 따른 비터비 디코더의 블록도,
도 2는 도 1의 디코더에서 사용되는 경로 메트릭(path metric) 처리 및 저장 장치의 블록도,
도 3은 입력 데이터의 특정 패턴을 검출하는 회로 장치의 도면,
도 4는 유효한 입력 신호 값의 추정된 값을 생성하는 회로 장치의 제 1 실시예의 도면,
도 5는 상이한 입력 신호로부터 유효한 입력 신호 값의 추정된 값을 생성하는 회로 장치의 제 2 실시예의 도면,
도 6은 경로 확률 신호를 생성하는 분기 메트릭 처리기의 제 1 실시예의 도면,
도 7은 경로 확률 신호를 생성하는 분기 메트릭 처리기의 제 2 실시예의 도면,
도 8은 본 발명에 따른 경로 메트릭 처리 및 저장 장치의 회로도,
도 9는 모든 적합한 데이터 시퀀스에 대해 요구된 접속을 도시하는 트렐리스 접속도(trellis connection),
도 10은 본 실시예에서 상술된 제약을 갖는 데이터에 대한 경로 메트릭 처리 및 저장 장치의 대응하는 상호접속의 도면.
도 11은 본 발명에 따른 또 다른 경로 메트릭 및 저장 장치의 회로도.
도 1에 도시된 비터비 디코더는 디코드될 입력 데이터 신호를 수신하는 입력(1)을 갖는다. 이 특정 실시예에서, 입력 데이터는 가령 CD 또는 DVD 플레이어와 같은 광학 디스크 플레이어의 판독 헤드로부터 수신된다. 입력 신호는 적응적일 수 있는 등화기(2)를 통해 통과될 수도 있다. 선택에 따라 등화된 신호는 제 1 데이터 슬라이서(3)에 의해 슬라이싱되며, 상기 슬라이싱된 신호는 데이터 패턴 검출기(4)로 공급된다. 위상 동기 루프(PLL)(5)는 데이터 슬라이서(3)의 출력에 접속되어 수신된 입력 신호로부터 부호 레이트 클록을 유도한다. 위상 동기 루프(5)의 출력은 디코더의 다양한 소자들을 입력 신호와 동기화시키는데 필요한 클록 신호를 생성하는 타이밍 생성기(6)에 공급된다. 데이터 패턴 검출기의 출력은 신호의 샘플링 순간에 입력 신호에 대한 유효한 값의 추정치를 생성하는 기준 레벨 생성기(reference level generator)(7)로 공급된다.
입력 신호는 다수의 분기 메트릭 처리기(8-1 내지 8-n)에 인가되며, 이들 분기 메트릭 처리기에서 입력 신호는 추정된 유효한 신호 값과 비교되고 입력 신호가 각 추정된 유효한 값에 상응하게 될 확률을 나타내는 확률 함수가 유도된다. 기술된 특정 실시예에서, 12 개의 분기 메트릭 처리기가 존재한다. 즉 n은 12이다. 이는 유효한 12 개의 가능한 신호 시퀀스가 존재하기 때문이다. 그러나, 11110과 같은 시퀀스의 중간 비트는 시퀀스 01111의 중간 비트와 동일한 아날로그 값을 가질 것이 때문에, 오직 8 개의 추정된 값이 생성된다. 이로써, 동일한 추정된 값은 동일한 값의 입력 신호를 예상하는 양 분기 메트릭 처리기에 입력된다. 달리 말하면, 이러한 실시예는 채널 응답이 대칭적이다라는 가정에 입각한다. 상승 및 하강 신호에 대하여 개별 추정치를 생성하여 12 개의 추정된 값을 생성할 수도 있지만 이는 두 개의 저항 체인 및 네 개의 DAC를 필요로 한다.
분기 메트릭 처리기(8-1 내지 8-n)의 출력은 각 경로 메트릭 처리 및 저장 장치(9-1 내지 9-n)에 공급된다. 상기 장치(9-1 내지 9-n)는 도 2에서 도시되며 합산 회로(summing circuit)(90)를 포함하며, 상기 합산 회로의 한 입력은 상기 각 분기 메트릭 처리기로부터의 출력에 접속된다. 상기 장치는 선택된 이전 경로 메트릭 값이 접속된 트렐리스 네트워크(trellis networks)(10)의 출력에 접속된 제 1 및 제 2 입력을 갖는 비교기(91)를 포함한다. 비교기는 두 스위치(94,95)를 제어하는 두 개의 상보성 출력(92,93)을 갖는다. 스위치(94,95)는 두 이전 경로 메트릭 값 중 큰 값이 합산 회로(90)에 접속되도록, 트렐리스 네트워크의 출력을 합산 회로(90)의 제 2 출력에 접속시킨다. 합산 회로(90)의 출력은 계수 K (K〈 1)에 의해 스케일될 수 있다. 이는 새로운 경로 메트릭 값을 제공하며 저장 장치(96)에 저장되며 다음 부호 기간에 트렐리스(10)의 적당한 입력에 인가되어 새롭게 갱신된 경로 메트릭 값이 계산되게 한다. 비교기(91)의 출력(94)은 부호 레이트(symbol rate)로 클럭킹되는 트레이스 백 버퍼(Trace-Back Buffer)(11)의 입력에 공급된다. 트레이스 백 버퍼의 출력은 디코더의 출력(12)에 접속되어 디코딩된 출력을 생성한다. 트레이스 백 버퍼(11)는 일련의 결정, 즉 비교기 중(91) 하나의 출력(94)을 저장한다. 임의의 상태 또는 최고 확률을 갖는 것으로 선택된 상태로부터 시작하여, 트레이스 백 버퍼(11)는 이전 순간(비트 기간)에서 가장 있을 수 있는 상태에 도달하기 위해 각 순간 (비트 기간)에서의 상태 수를 그 순간에 저장된 이전의 상태(predecessor) 결정과 결합함으로써 시작 상태의 가능한 이전 상태를 추적한다. 이는 각 비트 기간에 대해 연속적으로 수행되어 지난 순간에 대한 가장 있을 수 있는 상태를 결정한다. 이전 순간까지의 시간의 길이는 비트 기간 및 스테이지 번호(1)에서의 트레이스 백 버퍼의 길이에 의해 결정된다. 트레이스 백 버퍼가 충분한 스테이지를 갖는다면, 이러한 충분한 수의 스테이지 후에는 어느 비교기로부터 출력이 취해지는가에 상관없이 출력은 동일하기 때문에, 어느 비교기가 그의 출력을 공급할 것인가는 중요하지 않게 된다.
도 3 및 도 4는 데이터 패턴 검출기(4) 및 기준 레벨 생성기(7)의 실시예의 상세한 도면이다. 도 3에서 도시된 바처럼, 입력 신호(14)는 선택사양적으로 등화기(2)를 통과한 후에 데이터 슬라이서(3)의 제 1 입력으로 공급된다. 데이터 슬라이서(3)의 출력 신호(16)는 PLL(5)에 공급되고, 상기 PLL은 5 개의 D 타입 플립 플롭(200-204)의 클록 입력에 인가되는 부호 레이트 클록을 생성한다. 플립 플롭(200-204)은 직렬 입력 병렬 출력 시프트 레지스터로서 접속된다. 각 플립 플롭의 출력 Q은 AND 게이트(205,207)의 각 입력에 접속된다. 도시된 바처럼, AND 게이트의 입력 중의 선택된 입력은, 시퀀스 01110이 발생할 때는 AND 게이트(205)가 출력을 생성하고 시퀀스 10001이 발생할 때는 AND 게이트(207)가 출력을 생성하도록, 부정(negate)된다. 이로써, 도 3의 장치는 시퀀스 01110이 발생할 때는 출력(206)에서 논리 신호를 생성하며 시퀀스 10001이 발생할 때는 출력(208)에서 논리 신호를 생성한다. 물론, 도 3의 장치를 수정할 수 있으며 여전히 요구된 기능을 수행한다. 가령, AND 게이트의 선택된 입력을 부정하는 것보다, 적당한 시프트 레지스터 스테이지의 출력
Figure 112006051549712-pct00001
가 AND 게이트 입력에 접속될 수 있다.
도 4에 도시된 바처럼, 입력 신호는 제 2 및 제 3 데이터 슬라이서(301,302)에 더 인가된다. 제 2 데이터 슬라이서(301)는 시퀀스 01110의 중간 비트에 대해 추정된 값에서 입력 신호를 슬라이싱한다. 마찬가지로, 데이터 슬라이서(302)는 시퀀스 10001의 중간 비트에 대해 추정된 값에서 입력 신호를 슬라이싱한다. 제 2 데이터 슬라이서(301)의 출력은 라인(350) 상으로 공급된 PLL(5)로부터 유도된 부호 레이트 클록에 의해 클럭킹되는 세 개의 D 타입 플립 플롭(303-305)에 의해 형성된 시프트 레지스터의 직렬 입력에 공급된다. 제 3 데이터 슬라이서(302)의 출력은 PLL(5)로부터 유도된 라인(352) 상의 부호 레이트 클록에 의해 또한 클럭킹되는 세 개의 D 타입 플립 플롭(306-308)에 의해 형성된 또 다른 시프트 레지스터의 직렬 입력에 공급된다. 플립 플롭(305)의 Q 출력은 업/다운 카운터(309)의 업/다운 입력에 공급되며, 이와 함께 데이터 패턴 검출기의 출력(206)이 업/다운 카운터(309)의 카운트 입력에 접속된다. 마찬가지로, 플립 플롭(308)의 Q 출력은 업/다운 카운터(310)의 업/다운 입력에 공급되며, 이와 함께 데이터 패턴 검출기의 출력(208)이 업/다운 카운터(310)의 카운트 입력에 접속된다. 업/다운 카운터(309)의 병렬 출력은 디지털 입력으로서 제 1 디지털 대 아날로그 변환기(DAC)(311)에 접속되며, 업/다운 카운터(310)의 병렬 출력은 디지털 입력으로서 제 2 디지털 대 아날로그 변환기(DAC)(312)에 접속된다. DAC(311,312)의 출력은 저항(R1-R7)로 형성된 저항 체인의 반대편 단부에 접속된다. 이는 입력 신호 내의 5 비트의 가능한 시퀀스에 대한 유효한 입력 신호 값의 8 개의 추정치를 탭핑 지점(tapping points)(321-328)에서 제공한다. 이 특정 구현예는 DVD 디스크로부터의 데이터 디코딩을 위한 것이며, 코딩 제한은 신호 내의 연속 "1"의 최소 개수가 3이며 신호 내의 연속 "0"의 개수도 3임을 의미한다. 00001이 10000과 동일한 입력 신호 값을 생성하며 다른 반대 시퀀스들의 경우도 마찬가지라고 가정하면, 이는 가능한 유효한 입력 신호 값의 개수를 8로 감소시킨다.
동작시에, 입력 신호는 데이터 슬라이서(3)에 의해 대충 슬라이싱되는데 이로써 오차를 포함함 수 있는 데이터의 추정치가 획득된다. 슬라이싱 레벨은 데이터의 평균 DC 레벨이 제로라는 지식을 기반으로 하는 간단한 평균화 연산에 의해 설정된다. 슬라이싱된 데이터는 PLL(5)를 사용하여 입력 데이터로부터 유도된 부호 레이트 클록에 의해 시프트 레지스터(200-204)에 보내진다. 시프트 레지스터 내의 5 개의 비트는 AND 게이트(205,207)에 의해, 시프트 레지스터 내에 시퀀스 01110 및 10001 중의 어느 하나가 존재하면 AND 게이트(205,207)가 상기 시퀀스가 발생하였음을 나타내는 출력을 제공하도록, 모니터링된다. 가령 디스크 상의 핑거 마크로 인해 입력 신호 진폭이 변하는 유효한 신호 상태의 최신 추정치를 유지하기 위해, 5 비트 시퀀스 중 세번째 비트에 도달했을 때에 신호 값을 사용하여 그 추정치를 갱신하는 것이 필요하다. 분명하게 말하자면, 세 부호 기간 후까지는 이들 시퀀스 중의 하나가 도달했는지를 알 수가 없으며 신호 값의 표시를 세 부호 기간보다 빨리 검색할 수 있어야 한다. 분명하게 말하자면, 이는 입력 신호의 사본이 저장되는 아날로그 신호 메모리를 제공함으로써 성취될 수 있다. 이 메모리는, 적당한 입력 값이 추정된 값을 갱신하는데 요구될 때 사용할 수 있도록, 적어도 세 연속 아날로그 샘플을 저장할 수 있어야 한다.
이 실시예에서 사용된 다른 방법은 시퀀스 01110 및 10001(이들 시퀀스는 이후부터 +ver I3 및 -ver I3 데이터로 지칭됨)의 중간 비트에 대해 추정된 값에서 입력 신호를 슬라이싱하는 다른 데이터 슬라이서(301,302)를 제공하는 것이다. 데이터 슬라이서(301,302)의 출력은 각기 D 타입 플립 플롭(303-305) 및 D 타입 플립 플롭(306-308)에 의해 형성된 각 3 스테이지 시프트 레지스터로 공급된다. 이로써, 각 시프트 레지스터의 출력에서의 신호가 생성되어 입력 신호가 I3 데이터의 중간 비트의 추정된 값보다 큰지 작은지를 세 부호 기간 후에 표시한다. 시프트 레지스터의 출력은 업/다운 카운터(309,310)의 카운트 방향을 결정하며, 이에 따라, 만일 +ver I3 데이터가 검출되면 카운터(309)가 증가되거나 감소되며, 만일 -ver I3 데이터가 검출되면 카운터(310)가 증가되거나 감소된다. 카운터(309,310)의 카운트 출력은 각 DAC(311,312)에 공급되며, 이 DAC(311,312)에서 상기 카운트 출력은 저항 체인의 대향하는 단부에 인가되는 아날로그 전압으로 변환된다. +ver I3 데이터 패턴에 대해 추정된 값은 저항(R2,R3)의 접합부로부터 유도되어 데이터 슬라이서(301)의 슬라이싱 레벨을 규정하는데 사용된다. 마찬가지로, -ver I3 데이터 패턴에 대해 추정된 값은 저항(R5,R6)의 접합부로터 유도되어 데이터 슬라이서(302)의 슬라이싱 레벨을 규정하는데 사용된다. 이들 값은 그 밖에 디코더에서도 사용되며, 이는 도 4 내지 6를 참조하는 다음 설명으로부터 자명해질 것이다. 분명하게 말하자면, 추정된 값들은 +ver 또는 -ver I3 데이터 패턴이 검출될 때마다 증가하거나 감소할 것이지만, 카운터 및 DAC가 충분한 분해능(sufficient resolution)을 가진다면, 일정한 입력 레벨이 추정된 값을 정확한 값 주위에서 진동하게 하면서, 추정된 값은 정확한 값에 가깝게 유지될 것이다.
도 3 및 도 4는 소정 시퀀스 길이가 5 비트가 되는 실시예를 기술하였지만, 이러한 절차는 시프트 레지스터 내의 스테이지의 수 및 AND 게이트의 입력의 수를 변화시킴으로써 다른 길이의 데이터 시퀀스에도 적용될 수 있다. 이로써, 도 3 및 도 4에 도시된 장치는 샘플링 순간에 유효한 입력 신호 값의 추정치를 생성하는 장치의 일 실시예이다. 상기 장치는 입력 신호를 수신하는 입력(1), 소정 슬라이싱 레벨로 입력 신호를 슬라이싱하는 제 1 데이터 슬라이서(3), 슬라이스된 신호 내의 소정 데이터 시퀀스를 검출하는 검출기(205)를 포함한다. 제 2 데이터 슬라이서(301)는 소정 데이터 시퀀스의 소정 데이터 비트에 대해 추정된 신호 값에서 입력 신호를 슬라이싱하며, 메모리 소자(303 내지 305)는 상기 소정 데이터 비트를 슬라이싱할 때 제 2 데이터 슬라이서의 출력을 저장한다. 또한, 증분 수단(309)이 제공된다. 증분 수단은 상기 소정 데이터 비트가 슬라이싱되었을 때 상기 입력 신호 값이 상기 추정된 값보다 컸음을 상기 제 2 데이터 슬라이서의 저장된 출력이 표시할 때 상기 추정된 값을 증가시키며, 상기 소정 데이터 비트가 슬라이싱되었을 때 상기 입력 신호 값이 상기 추정된 값보다 작았음을 상기 제 2 데이터 슬라이서의 저장된 출력이 표시할 때 상기 추정된 값을 감소시킨다.
도 3 및 도 4에서 도시된 장치는 소정 데이터 시퀀스의 역 시퀀스를 검출하는 제 2 검출기(207)와, 소정 데이터 시퀀스의 역 시퀀스의 소정 데이터 비트에 대해 추정된 신호 값에서 입력 신호를 슬라이싱하는 제 3 데이터 슬라이서(302)를 포함한다. 제 2 메모리 소자(306 내지 308)는 소정 데이터 시퀀스의 역 시퀀스의 소정 데이터 비트를 슬라이싱할 때 상기 3 데이터 슬라이서(302)의 출력을 저장한다. 또한 제 2 증분 수단(310)이 제공된다. 상기 증분 수단은 상기 소정 데이터 시퀀스의 역 시퀀스의 상기 소정 데이터 비트가 슬라이싱되었을 때 상기 입력 신호 값이 상기 추정된 값보다 컸음을 상기 제 3 데이터 슬라이서의 저장된 출력이 표시할 때 상기 추정된 값을 증가시키며, 상기 소정 데이터 시퀀스의 역 시퀀스의 소정 데이터 비트가 슬라이싱되었을 때 상기 입력 신호 값이 상기 추정된 값보다 작았음을 상기 제 3 데이터 슬라이서의 저장된 출력이 표시할 때 상기 추정된 값을 감소시킨다.
도 3에 도시된 실시예에서, 검출기는 상기 제 1 데이터 슬라이서의 출력이 접속된 직렬 입력을 갖는 시프트 레지스터(200-204)와, 상기 시프트 레지스터의 병렬 출력에 접속된 입력을 갖는 로직 디코더(205)를 포함하며, 상기 로직 디코더는 상기 시프트 레지스터 내에 소정 데이터 시퀀스가 존재함을 나타내는 출력(206)을 제공한다.
도 4에 도시된 실시예에서, 메모리 소자는 제 2 데이터 슬라이서의 출력에 접속된 직렬 입력 및 증분 수단에 접속된 직렬 출력을 갖는 다른 시프트 레지스터(303-305)를 포함하며, 상기 증분 수단(309)은 상기 로직 디코더(205)의 출력에 의해 인에이블된다.
도 3에 도시된 바처럼, 제 1 및 제 2 검출기는 각각 제 1 데이터 슬라이서의 출력에 접속된 직렬 입력을 갖는 시프트 레지스터(200-204)와, 이 시프트 레지스터의 병렬 출력에 접속된 입력을 갖는 로직 디코더(205-207)를 포함하며, 상기 로직 디코더는 상기 시프터 레지스터 내에서의 소정 데이터 시퀀스 또는 역 데이터 시퀀스의 존재를 나타내는 출력(206,208)을 제공한다.
도 4에 도시된 바처럼, 제 1 증분 수단(309) 또는 제 1 및 제 2 증분 수단(309,310) 각각은, 각 검출기(205,207)의 출력(206,208)에 의해 클럭킹되며, 그의 카운트 방향이 각 메모리 소자(303-305,306-308)의 상태에 의해 결정되는 업/다운 카운터와, 상기 추정된 신호 값을 결정하는 출력을 갖는 디지털 대 아날로그 변환기(DAC)(311,312)를 포함한다.
도 4에 도시된 실시예에서, 추정된 값은 저항 체인(R1-R7) 상의 탭핑 지점(321-328)으로부터 유도되며, DAC(311,312)의 출력은 저항 체인의 대향하는 단부에 인가된다.
이와 달리, 각 허용가능한 코드 시퀀스마다 개별 업/다운 카운터를 증분하는 모든 허용가능한 5 비트 코드에 대한 로직 디코더를 제공할 수 있다. 각 허용가능한 코드 시퀀스에 대해 추정된 값에서 입력 신호를 슬라이싱하는 별도의 데이터 슬라이서와 별도의 3 스테이지 시프트 레지스터가 제공될 수 있다. 각 시프트 레지스터의 출력은 각 업/다운 카운터의 카운터 방향을 제어할 것이며, 각 로직 디코더는 관련 카운터가 카운트하게 한다. DAC는 각 허용가능한 코드 시퀀스에 대한 카운터 출력을 수신할 것이며, DAC의 출력은 각 시퀀스에 대해 추정된 값을 직접적으로 제공할 것이다. 이로써, 채널의 임의의 비대칭도 보상될 것이지만, 이는 회로를 보다 복잡하게 만들 것이다.
도 5는 차동 입력 신호를 처리하도록 적응된, 도 3에서 도시된 실시예의 변형 실시예의 블록도이다. 도 3의 구성 요소에 대응하는 도 5의 구성 요소는 동일한 참조 부호를 갖는다. 도 5에서 도시된 바처럼, 다른 두 데이터 슬라이서(331,332)에 각기 D 타입 플립 플롭(333-335) 및 D 타입 플립 플롭(336-338)로 형성된 관련 시프트 레지스터가 제공된다. 두 개의 선택 회로(340,341)가 제공되어 카운터(309,310)의 업/다운 입력에 인가하기 위한 적당한 시프트 레지스터의 출력을 선택한다. 선택 회로 각각은 패턴 검출기(205,207)의 출력(206,208) 및 부호 레이트 클록(350,352)을 수신한다. 도 5에 도시된 바처럼, 양의 차동 신호(positive differential signal)는 데이터 슬라이서(301,302)에 인가되며, 음의 차동 신호는 데이터 슬라이서(331,332)에 인가된다.
동작 시에, 양의 I3 데이터 패턴이 검출될 때, 선택 회로(340,341)는 검출기 출력(206)으로부터 신호를 수신한다(도 3 참조). 이로써 플립 플롭(305)의 출력 Q가 카운터(309)의 업/다운 입력에 접속되며, 플립 플롭(308)의 출력 Q는 카운터(310)의 업/다운 입력에 접속된다. 동시에, 검출기 출력은 또한 카운터(309,310)가 각 출력 Q에 의해 결정된 방향으로 하나의 카운트만큼 증분되게 한다. 이와 유사한 프로세스가 음의 I3 데이터 패턴이 검출되고 선택 회로가 검출기 출력(208)으로부터 신호를 수신할 때 발생한다(도 3 참조). 그러나, 이 경우에는 플립 플롭(335)의 출력 Q가 카운터(309)의 업/다운 입력에 접속되며 플립 플롭(338)의 출력 Q는 카운터(310)의 업/다운 입력에 접속된다. 저항 체인 상의 탭(taps)은 대칭 구조를 가지며 이로써 차동 추정치가 분기 메트릭 처리기(8-1 내지 8-n)에 의한 처리용으로 유도될 수 있다. 다른 방법은 도 4에 도시된 두 개의 장치를 제공하며 두 저항 래더(two resistor ladders)로부터 차동 추정 값을 유도하는 것이다. 이는 전송 채널이 비대칭인 경우 성능 면에서 여러 장점을 제공한다.
중간 값을 내삽하기 위해 저항 래더를 사용하여 추정치를 생성하는 모든 장치에 가령 CD, DVD, CD 레코드가능성과 같은 상이한 디스크 특성을 고려하여 설계될 수 있는 다수의 저항 래더가 제공될 수 있다. 사용될 특정 저항 래더는 판독될 디스크의 특정 타입의 검출 또는 선택에 따라 회로로 스위칭될 것이다.
도 6은 분기 메트릭 처리기(8)의 제 1 실시예이다. 분기 메트릭 값을 결정하는데 있어서 제 1 스테이지는 입력 신호 값을 허용가능한 신호의 추정된 값과 비교하는 것이다. 추정된 값은 도 3 및 도 4 또는 도 5를 참조하여 기술된 바와 같이 획득될 수 있다. 비터비 알고리즘의 통상의 정의에서는, 신호와 각 기준 값 간의 제곱된 오차가 계산된다. 그러나, 대부분 실제 구현에서는, 제곱 연산은 전체 알고리즘에 거의 영향을 주지 않는 계수 감산(modulus subtraction operation)으로 대체된다. 이 실시예에서, 계수 감산이 적용되지만, 오차 항(error term)을 계산하는 대신, 입력 신호가 소정의 유효한 상태로 해석될 수 있는 확률과 관련된 신호가 생성된다. 이로써, 입력 신호가 기준 값 중 하나와 비교될 때 상기 입력 신호가 상기 값과 동일하거나 매우 근사하다면, 출력은 최대치가 될 것이며, 입력 신호가 상기 기준 값과 크게 다르다면 출력은 낮아질 것이다.
도시된 실시예는 상이한 입력 신호를 사용하여 상기 연산을 수행한다. 기준값은 대칭 구조를 갖는다. 그러나, 단일 단부 장치(singel ended arrangement)가 사용될 수 있다.
도 6에 도시된 바처럼, 분기 메트릭 처리기는 두 개의 P 채널 전계 효과 트랜지스터(T1,T2)의 게이트 전극에 접속된 제 1 차동 입력(401,402)을 포함한다. 트랜지스터(T1,T2)의 소스 전극은 전류 소스(403)를 통해 공급 레일 VDD에 접속된다. 트랜지스터(T1)의 드레인 전극은 N 채널 전계 효과 트랜지스터(T3)의 드레인-소스 경로를 통해 공급 레일 VSS 에 접속되며, 트랜지스터(T2)의 드레인 전극은 N 채널 전계 효과 트랜지스터(T4)의 드레인-소스 경로를 통해 공급 레일 VSS 에 접속된다. 트랜지스터(T3)의 게이트 및 소스 전극은 서로 연결되며 트랜지스터(T4)의 게이트 및 소스 전극도 마찬가지이다. 제 2 차동 입력(404,405)은 두 개의 다른 P 채널 전계 효과 트랜지스터(T5,T6)의 게이트 전극에 접속된다. 트 랜지스터(T5,T6)의 소스 전극은 전류 소스(406)를 통해 공급 레일 VDD에 접속된다. 트랜지스터(T5)의 드레인 전극은 N 채널 전계 효과 트랜지스터(T7)의 드레인-소스 경로를 통해 공급 레일 VSS 에 접속되며, 트랜지스터(T6)의 드레인 전극은 N 채널 전계 효과 트랜지스터(T8)의 드레인-소스 경로를 통해 공급 레일 VSS 에 접속된다. 트랜지스터(T3)의 게이트 전극은 트랜지스터(T7)의 게이트 전극에 접속되며, 트랜지스터(T4)의 게이트 전극은 트랜지스터(T8)의 게이트 전극에 접속된다.
트랜지스터(T5,T7)의 접합부는 N 채널 전계 효과 트랜지스터(T9)의 소스 전극에 접속되며, 트랜지스터(T6,T8)의 접합부는 N 채널 전계 효과 트랜지스터(T10)의 소스 전극에 접속된다. 트랜지스터(T9,T10)의 드레인 전극은 출력(407)에 접속되며 전류 소스(408)를 통해 공급 레일 VDD에 접속된다. 트랜지스터(T9,T10)의 게이트 전극은 바이어스 전위 Vbias 에 접속된다. 각 클램프 다이오드(D1,D2)는 트랜지스터(T9,T10)의 소스 전극과 공급 레일 VSS 간에 접속된다. 도 6의 장치는 계수 감산을 수행하는데 있어서 감산되는 출력을 갖는 두 트랜스컨덕터(transconductors)를 포함한다.
유도된 결과는
Figure 112002009728114-pct00002
이다. 여기서 xpk 및 xnk 는 순간 k에서 양의 입력 신호 값 및 음의 입력 신호 값이며, rp 및 rn은 대칭 기준 값이다.
등식(1)이 직접 구현된다면, 두 트랜스컨덕터는 전체 신호 범위를 걸쳐 양호 한 선형성을 가져야 한다. 이는, 괄호안의 신호들이 크지만 서로 동일한 크기를 갖는다면 이 경우가 최소 오차 또는 최대 확률을 나타내기 때문이다.
그러나, 등식(1)이 다음과 같이 재배열될 수 있다.
Figure 112002009728114-pct00003
이는 최대 확률 조건이 트랜스컨덕터가 제로 (또는 최소) 차동 입력을 가지는 지점에서 발생하게 하며, 이로써 오직 오프셋은 중요하지만 선형성은 그렇게 중요하지 않게 된다.
첫눈에, 차동 신호가 트랜스컨덕터의 차동 입력에 인가되지 않기 때문에, 이러한 재배열은 차동 입력에 대해 공통 모드 제거(common mode rejection)이 존재하지 않음을 암시한다. 그러나, 전류 감산의 대역폭 및 정확성이 양호하다면, 약간의 공통 모드 제거가 감산의 결과로 발생할 것이다.
등식(1) 및 등식(2)의 결과는 오차 신호이며 이는 트랜지스터(T7,T8)의 드레인 전극에서 생성된 것이다. 확률과 관련된 신호를 얻기 위해, 오차 신호는 전류 소스(408)로부터 생성된 전류로부터 감산되어 (1-오차 신호)와 동일한 출력 신호를 생성한다.
도 6(및 도 7)에 도시된 분기 메트릭 회로의 변형은 진폭 범위의 각 끝에서 사용되는 분기 메트릭 회로에 대해 필요하다. 이는 잡음 스파이크에 의해 입력 신호 값이 한계 추정 값을 초과하면 어떤 분기 메트릭 회로도 입력 신호 레벨에 대해 높은 확률을 제공하지 않을 것이기 때문이다. 이는 '1' 또는 '0' 의 긴 시리즈(long series)에 대한 레벨이 초과된다면, 분기 메트릭 회로는 입력 신호 레벨이 '1' 또는 '0' 의 상기 시리즈 중의 하나를 나타낸다는 높은 확률을 표시하지 않을 것이기 때문이다. 이러한 상황하에서 분기 메트릭 회로(8-1 내지 8-n)가 높은 확률을 표시하도록 하기 위해, 진폭 범위 중 어느 끝을 처리하고 있는가에 따라, 트랜지스터(T9 또는 T10) 중의 하나는 공급 레일 VDD에 직접 접속되며, 다른 하나는 출력(407) 및 전류 소스(408)에 접속된다.
도 6에 도시된 회로에서, 트랜스컨덕터 선형성에 의해 변형되지만, 참 오차(true error)에 선형적으로 비례하는 오차항이 반드시 발생한다. 회로는 낮은 트랜스컨덕턴스을 갖는 간단한 차동 쌍을 사용하며 이로써 감도는 최소 오차 조건에 근사한 최대치가 된다. 이것은 이상적인 상황의 반대이다. 최소 오차 조건에서 낮은 값을 가지도록 트랜스컨덕턴스 특성을 수정함으로써 얼마 정도가 개선될 수 있으며 도 7은 이러한 방식으로 트랜스컨덕턴스가 수정된 장치의 도면이다.
도 6의 구성 요소에 대응하는 도 7의 구성 요소는 동일한 참조 부호를 갖는다. 도 7의 회로는 두 개의 추가된 P 채널 전계 효과 트랜지스터(T11,T12)를 포함하며, 상기 트랜지스터의 소스 전극은 전류 소스(410)를 통해 공급 레일 VDD에 접속된다. 트랜지스터(T11)의 드레인 전극은 트랜지스터(T2)의 드레인 전극에 접속되며, 트랜지스터(T12)의 드레인 전극은 트랜지스터(T1)의 드레인 전극에 접속된다. 트랜지스터(T11)의 게이트 전극은 입력(401)에 접속되며 트랜지스터(T12)의 게이트 전극은 입력(402)에 접속된다. 또한, 회로는 두 개의 다른 전계 효과 트 랜지스터(T13,T14)를 포함하며, 상기 트랜지스터의 소스 전극은 전류 소스(411)를 통해 공급 레일 VDD에 접속된다. 트랜지스터(T13)의 드레인 전극은 트랜지스터(T6)의 드레인 전극에 접속되며, 트랜지스터(T14)의 드레인 전극은 트랜지스터(T5)의 드레인 전극에 접속된다. 트랜지스터(T14)의 게이트 전극은 입력(405)에 접속되며 트랜지스터(T13)의 게이트 전극은 입력(404)에 접속된다. 전류 소스(403,406)에 의해 생성된 전류는 I1과 같으며, 전류 소스(410,411)에 의해 생성된 전류는 I2와 동일하다. 트랜지스터(T1,T2,T5,T6)의 채널 폭은 W1과 같으며, 트랜지스터(T11,T12,T13,T14)의 채널 폭은 W2와 같다. W1을 W2보다 작게 하며 I1을 I2보다 크게 함으로써, 트랜스컨덕턴스는 이 특성의 중앙 영역에서 보다 낮아지게 되며 에지를 향해서는 상승하게 된다. 이러한 방식으로, 제곱된 오차 함수에 대한 근사치(approximation)가 획득된다.
도 8은 도 1의 디코더 내에서 사용되기에 적합하며 도 2의 블록도를 구현하는 경로 메트릭 처리 및 저장 장치의 회로도이다. 상기 회로는 입력(901,902)을 가지며, 상기 입력은 트렐리스 네트워크(10)의 적당한 출력에 접속된다. 입력(901)은 비교 회로(903)의 제 1 입력 및 N 채널 전계 효과 트랜지스터(T900)의 드레인 전극 및 다른 N 채널 전계 효과 트랜지스터(T901)의 게이트 전극에 접속된다. 입력(902)은 비교 회로(903)의 제 2 입력 및 N 채널 전계 효과 트랜지스터(T902)의 드레인 전극 및 다른 N 채널 전계 효과 트랜지스터(T903)의 게 이트 전극에 접속된다. 트랜지스터(T901,T903)의 드레인 전극은 공급 레일 VDD 에 접속되며, 그들의 소스 전극은 전류 소스(904)를 통해 공급 레일 VSS 에 접속된다. 트랜지스터(T900,T902)의 게이트 전극은 전류 소스(904)를 통해 공급 레일 VSS 에 접속되며, 다른 N 채널 전계 효과 트랜지스터(T904)의 게이트 전극에 접속된다. P 채널 전계 효과 트랜지스터(T905)의 소스 전극은 공급 레일 VSS 에 접속되며, 그의 게이트 및 드레인 전극은 트랜지스터(T904)의 드레인 전극에 접속된다. 다른 입력(905)은 N 채널 전계 효과 트랜지스터(T906)의 드레인 및 게이트 전극에 접속되며, N 채널 전계 효과 트랜지스터(T907)의 게이트 전극에 접속된다. 트랜지스터(T904,T906,T907)의 소스 전극은 공급 레일 VSS 에 접속된다. 트랜지스터(T904)의 드레인 전극은 트랜지스터(T907)의 드레인 전극에 접속된다. 트랜지스터(T905)의 게이트 전극은 제 1 스위치(S900)를 통해 제 1 캐패시터(C900)에 접속되며, 제 2 스위치(S901)를 통해 제 2 캐패시터(C901)에 접속된다. 캐패시터(C900,C901)의 다른 측부는 공급 레일 VDD 에 접속된다. 두 개의 P 채널 전계 효과 트랜지스터(T908,T909)의 소스 전극은 공급 레일 VDD 에 접속된다. 트랜지스터(T908,T909)의 게이트 전극은 스위치(S903)를 통해 제 1 캐패시터(C900)에 접속되며, 스위치(S902)를 통해 제 2 캐패시터(C901)에 접속된다. 트랜지스터(T908)의 드레인 전극은 출력(906)에 접속되며, 트랜지스터(T909)의 드레인 전극은 출력(907)에 접속된다.
도 8에 도시된 경로 메트릭 처리 스테이지는 분기 메트릭 신호 Ibmk , 즉 도 6 또는 도 5의 출력(407)에서 생성된 출력 전류를 취하여, 이전 상태로부터 저장되며 트렐리스 네트워크(10)를 통해 입력(901,902)에 인가된 최대 경로 메트릭 pma(k-1) 또는 pmb(k-1)에 가산한다. 말하자면, 도 7에 도시된 회로는 두 이전 상태 경로 메트릭들에 대해 비교 및 선택 기능을 수행하여 선택된 이전 상태 경로 메트릭을 현 분기 메트릭에 가산하여 갱신 상태 경로 메트릭을 형성한다. 비교 및 선택 기능은 트랜지스터(T900 내지 T903)에 의해 형성된 간단한 4 트랜지스터 소스 팔로워 및 미러 장치에 의해 수행된다. 전류가 입력(901,902)으로 강제되면 미러 드레인 전압, 즉 트랜지스터(T900 및 T902)의 드레인 전압은 증가하지만, 소스 팔로워, 즉 트랜지스터(T901,T903)는 트랜지스터(T900,T902)의 게이트를 최대 전류를 통과시키는 트랜지스터에 의해 요구되는 값을 갖게 한다. 이로써, 출력 트랜지스터(T904)는 공급된 최대 전류, 즉 최대 확률을 갖는 이전 경로로부터의 전류를 복사할 것이다. 이 회로는 두 개 이상의 입력을 제공하도록 확장될 수 있으며 이로써 상기 두 개 이상의 입력 중에서 최대 입력을 선택할 것이다.
가산 기능은 트랜지스터(T904,T907)에 의해 보내진 전류를 가산함으로써 수행된다. 상술된 바처럼, 트랜지스터(T904)는 이전 샘플링 기간에 생성된 두 경로 메트릭 전류 중 보다 큰 것을 복사하며, 입력(905)은 현 샘플링 기간에 대한 분기 메트릭 전류에 공급된다. 이 전류는, 트랜지스터(T906,T907)가 전류 미러를 형성할 때, 트랜지스터(T907) 내에서 복사된다. 합산된 전류는 다이오드 접속된 트랜지스터(T905)에 의해 감지되고, 출력(906,907)에서 그 출력이 이용가능한 전류 메모리 내에 저장된다. 2 위상 샘플링은 전류 메모리 내에서 사용되어, 현 상태 처리가 이루어지는 동안 이전 상태 경로 메트릭이 접속 트렐리스로의 출력을 위해 이용가능함을 보장한다. 말하자면, 스위치(S901,S903)가 폐쇄될 때, 캐패시터(C900) 상의 전하에 의해 결정된 출력 전류는 이용가능할 것이며 캐패시터(C901)는 트랜지스터(T904,T907) 내의 전류의 총합에 의존하는 트랜지스터(T905)의 전위까지 충전될 것이다. 현 샘플링 기간의 끝 부분에서, 스위치(S901,S903)는 개방되고 스위치(S900,S902)는 개방되어 현 상태 경로 메트릭이 저장된 후에 출력(906,907)에 공급되게 하는데, 상기 출력은 다음 샘플링 기간에 처리하기 위해 접속 트렐리스로 접속된다. 간단한 폭 스케일링이 출력 트랜지스터(T908,T909)에 적용되어, 축적된 결과가 고유 감쇠(an inherent decay)를 가져 신호 레벨이 범위 밖으로 확장하는 것을 방지하도록 보장한다.
트랜지스터(T900,T902)의 드레인 전압은 비교 회로(903)의 입력에 인가되며 예상 비트 값이 그의 출력으로부터 유도되어 도 1에 도시된 바처럼 트레이스 백 버퍼의 입력에 인가되는데, 상기 트레이스 백 버퍼의 출력으로부터 직렬 데이터 스트림이 취해질 수 있다. 트레이스 백 버퍼의 길이가 보다 충분하게 길게 되면, 경로 메트릭 처리기 출력 중 어느 것이 레지스터 입력에 인가될 것인가는 중요하지 않게 된다.
도 11은 도 8에 도시된 경로 메트릭 처리 및 저장 장치의 변형의 회로도이며, 여기서 대응 요소는 대응하는 참조 부호를 갖는다. 도 8에 도시된 회로가 이미 상세하게 설명되었기 때문에, 도 11의 설명은 오직 이 도면 간의 차이에만 집중한다.
도 11에 도시된 회로에, 공급 레일 VDD 및 VSS 간에서 N 채널 전계 효과 트랜지스터(T910)의 드레인-게이트 경로와 직렬로 접속된 추가 전류 소스(910)가 제공된다. 트랜지스터(T910)의 게이트 전극은 트랜지스터(T900,T902)의 게이트 전극에 접속된다. 전류 소스(910)와 트랜지스터(910)의 접합부는 인버터(912)의 입력에 접속된 출력을 갖는 반전 증폭기(911)의 입력에 접속된다. N 채널 전계 효과 트랜지스터(T911)의 드레인 전극은 공급 레일 VDD에 접속되며, 그의 소스 전극은 증폭기(911)의 입력에 접속되며, 그의 게이트 전극은 증폭기(911)의 출력에 접속된다. P 채널 전계 효과 트랜지스터(T912)의 드레인 전극은 공급 레일 VSS에 접속되며, 그의 소스 전극은 증폭기(911)의 입력에 접속되며, 그의 게이트 전극은 증폭기(911)의 출력에 접속된다. 인버터(912)의 출력은 두 스위치(S904,S905)의 동작을 제어하는 출력을 갖는 NOR 게이트(913)의 입력에 접속된다. 스위치(S904)는 트랜지스터(T908)의 드레인 전극과 전류 싱크(914) 간에 접속되며, 전류 싱크(914)의 접속되지 않은 다른 쪽 단부는 공급 레일 VSS에 접속된다. 마찬가지로, 스위치(S905)는 트랜지스터(T909)의 드레인 전극과 전류 싱크(915) 간에 접속되며, 상기 전류 싱크(915)의 접속되지 않은 다른 쪽 단부는 공급 레일 VSS에 접속된다.
도 11과 도 8의 회로 간의 주요한 차이는 신호가 범위 밖으로 확장되는 것을 방지하는데 사용된 방법에 있다. 이는, 도 8의 경우에는, 트랜지스터의 적당한 치수 조정(dimensioning)에 의해 이득이 1 보다 작게 함으로써 성취되며, 도 11의 본 경우에는, 모든 경로 메트릭 처리 회로에 의해 생성된 출력 전류가 소정 값을 초과할 때 마다 이 출력 전류로부터 상수 값을 감산함으로써 성취된다. 이러한 본 경우의 방법은 도 11에 도시된 회로에 의해 다음과 같이 성취된다.
트랜지스터(T911,T912) 및 증폭기(911)를 포함하는 회로는, 트랜지스터(T912)를 통한 전류가 전류 소스(910)에 의해 생성된 전류 Idec 보다 클 경우 하이가 되는 출력을 갖는 전류 비교 회로를 형성한다. 이로써, 인버터(912)의 출력은 로우가 되며, 이 출력은 NOR 게이트(913)의 하나의 입력에 공급된다. 각 경로 메트릭 처리 및 저장 장치는 상기 회로를 포함하며, NOR 게이트(913)의 각각의 입력을 공급한다.
경로 메트릭 처리 및 저장 장치의 출력은, 트랜지스터(T908,T909)의 드레인 전극을 전류 Idec를 각각 싱크하는 각 전류 싱크(914,915)를 통해 공급 레일 VSS에 접속시키는 스위치(S904,S905)를 제공함으로써 변형된다. 스위치(S904,S905)는 NOR 게이트(913)의 출력에 의해 제어되는데, 출력이 하이가 되면 폐쇄된다. 이러한 상황은 상기 모든 장치 내의 경로 메트릭 전류가 Idec보다 클 때 발생한다. 말하자면, 최소 경로 메트릭 전류도 Idec보다 클 경우을 말한다. 이러한 상황하에서는, 전류가 범위 밖으로 증가하는 것을 방지하기 위해 모든 경로 메트릭 처리 장치의 출력으로부터 Idec을 감산한다.
본 실시예는 광학 디스크로부터 수신된 데이터를 디코딩하도록 설계되었으며, DVD 디스크의 경우에는 데이터가 인코드되며 디스크 상에서 저장되는 형태에 대한 어떤 제약이 존재한다. 특히, 최소 실행 길이가 3 비트가 되게, 즉 연속 "1"의 최소 개수가 세 개가 되게, 그리고 연속 "0" 또는 연속 "-1"의 최소 개수도 세 개가 되게 규정한다. 이는 5 비트의 상이한 허용된 시퀀스의 수가 32가 아니라 12로 줄인다. 시퀀스의 수는 코딩 조건에 의존할 것이며 본 실시예는 하나의 특정 조건만을 설명했으며 데이터를 디코드하기 위해 상이한 코딩 조건을 이용하여 경로의 수에서의 적당한 수정이 행해질 수 있음을 본 기술의 당업자는 잘 알 것이다.
도 9에 도시된 트렐리스 접속도는 샘플 간의 가능한 유효한 상태 전이를 설명한다. 도 9에서, 12 개의 허용된 시퀀스가 중앙 행에 리스트로 되어 있으며 이에 대한 5 비트 시퀀스가 좌측 행에 도시된다. 이 도면에서, 입력 비트는 좌측의 상태 설명으로 나타난다. 시간 단계는 좌측에서 우측으로 진행되며 노드의 수직 어레이는 각 샘플링 또는 비트 기간에서 가능한 상태를 나타낸다. 허용가능한 상태는 좌측 행에서 도시된 바와 같은 5 개의 연속 비트의 시퀀스에 의해 규정된다. 몇몇 상태의 경우 다음 비트 기간에서 두 상이한 상태 중의 하나로 이동할 수 있는 반면에, 그 밖의 상태의 경우 오직 하나의 상태로만 이동할 수 밖에 없다. 마찬가지로, 몇몇 상태는 오직 하나의 이전 상태를 따르지만, 그 밖의 상태는 두 이전 상태 중 하나로부터 도달될 수 있다.
도 10은 도 9에 도시된 접속 트렐리스를 구현하는 12 개의 경로 메트릭 처리 및 저장 장치의 상호 접속을 도시한다. 도 10에 도시된 바처럼, 각 경로 메트릭 처리 및 저장 장치(9-1 내지 9-12)는 입력 신호(bm1 내지 bm12)를 대응하는 분기 메트릭 처리기(8-1 내지 8-12)로부터 수신한다. 장치(9-1)는 장치(9-1)의 제 1 출력으로부터 제 1 경로 메트릭 입력을 수신하며, 장치(9-2)의 제 1 출력으로부터 제 2 경로 메트릭 입력을 수신한다. 경로 메트릭 입력은 이전 비트 기간에서 처리되고 저장된 것들이며, 현 비트 기간에 대한 분기 메트릭 값은 최대 경로 메트릭 신호에 가산되며 다음 비트 기간에 사용되기 위해 저장된다. 도 10에서 보면 자명하다시피, 몇몇 경로 메트릭 처리 및 저장 장치는 오직 하나의 입력 및/또는 하나의 출력만을 가지고 있다. 이는 오직 하나의 허용가능한 이전 상태 및/또는 이후 상태가 존재하는 곳에 발생한다. 현 비트 기간에 대한 경로 메트릭을 계산하기 위해, 현 비트 기간에 대한 적당한 분기 메트릭을 이전 비트 기간에서의 최대 경로 메트릭에 가산할 필요가 있다. 이렇게 계산된 경로 메트릭은, 다음 비트 기간의 시작 시에 장치(9-1 내지 9-12)의 입력으로 인가하기 위한 출력으로서 사용가능하도록, 장치(9-1 내지 9-12)에 저장된다.
상이한 코딩 제약을 갖는 상이하게 코딩된 데이터 및 부호간 간섭에 영향을 주는 상이한 시퀀스 길이가 고려된다면, 트렐리스 경로 및 경로 메트릭 처리기의 수는 이에 따라 수정될 것이다.
본 명세서로부터, 본 기술의 당업자에게는 다른 수정이 자명하다. 이러한 수정은 특히 유효한 입력 신호 값의 추정치를 생성하는 방법 및 장치 및 비터디 디코더, 이들의 구성 요소 부분 및 본 명세서에서 이미 기술된 특징 대신 그리고 특징에 추가되어 사용될 수 있는 것들을 포함하여, 데이터 신호를 디코딩하는 장치의 설계 및 사용에 있어서 이미 알려진 다른 특징을 포함할 수 있다. 청구 범위가 특징의 특정 조합으로 본원에서 작성되었지만, 본원의 개시의 범위는 임의의 신규한 특징 또는 본 명세서에서 내포적으로 또는 외연적으로 개시된 특징의 임의의 신규한 조합 또는 본원의 임의의 청구 범위에서 청구된 것과 같은 동일 발명과 관련되는지의 여부 및 본 발명이 해결한 동일 기술적 문제를 해결할 수 있는지의 여부와 상관 없이 본 기술의 당업자에게 분명한 하나 또는 그 이상의 상기 특징의 일반화를 포함한다. 이로써, 본 출원인은 본원 또는 본원으로부터 유도된 다른 출원의 진행 동안 새로운 청구항이 상기 특징 및/또는 이들의 조합으로 형성될 수 있음을 통지한다.

Claims (13)

  1. 다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치에 있어서,
    상기 입력 전류를 수신하는 다수의 입력과,
    상기 또 다른 전류를 수신하는 또 다른 입력과,
    상기 최대 입력 전류와 상기 또 다른 전류의 합에 비례하는 출력 전류를 전달하는 출력과,
    상기 수신된 각각의 입력 전류를 각각의 트랜지스터━상기 각각의 트랜지스터는 공통 지점에 접속된 제어 전극을 가짐━의 주 전류 도전 경로에 공급하는 수단과,
    상기 입력 및 상기 공통 지점 간에 접속된 각 팔로워 트랜지스터와,
    자신의 제어 전극이 상기 공통 지점에 접속되어 상기 최대 입력 전류의 값과 관련된 값을 갖는 전류를 생성하는 미러 트랜지스터와,
    상기 미러 트랜지스터로부터 전류를 수신하는 제 1 입력 및 상기 또 다른 전류를 수신하는 제 2 입력을 구비하여, 상기 최대 입력 전류 또는 이 최대 입력 전류에 비례하는 전류를 상기 또 다른 전류 또는 이 또 다른 전류에 비례하는 전류에 가산하는 합산 장치와,
    상기 합산 장치의 출력을 상기 장치의 출력에 접속시키는 수단을 포함하는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 전계 효과 트랜지스터인
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  3. 제 1 항 또는 2 항에 있어서,
    상기 다수의 입력 중 어느 입력이 최대인지를 표시하는 표시 수단을 포함하는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  4. 제 3 항에 있어서,
    상기 다수의 입력은 2 개의 입력이며,
    상기 입력은 상기 입력 중 어느 것이 보다 큰지를 나타내는 출력을 갖는 비교기의 각 입력에 접속되는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 합산 장치의 출력과 상기 장치의 출력 간에 접속된 전류 감지 및 재생 장치를 포함하는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  6. 제 5 항에 있어서,
    상기 합산 장치의 출력은 한 샘플 기간에 감지되고 저장되며, 후속 샘플 기간에 재생되는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  7. 제 6 항에 있어서,
    상기 전류 감지 및 재생 장치는
    제 1 다이오드 접속된 전계 효과 트랜지스터에 접속된 입력과,
    제 2 전계 효과 트랜지스터와,
    제 1 스위치를 통해 상기 다이오드 접속형 트랜지스터 양단에 접속된 캐패시터와,
    상기 합산 장치의 출력을 상기 입력에 공급하는 수단과,
    상기 캐패시터와 상기 제 2 트랜지스터의 게이트 전극 간에 접속된 제 2 스위치와,
    상기 제 2 트랜지스터의 드레인 전극에 접속된 출력를 포함하며,
    상기 한 샘플 기간 동안에는 상기 제 1 스위치가 폐쇄되며, 상기 후속 샘플 기간 동안에는 상기 제 2 스위치가 폐쇄되는
    다수의 입력 전류 중 최대 전류를 선택하여 이 선택된 전류에 다른 전류를 가산하는 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 트랜지스터의 크기는, 상기 제 2 트랜지스터에 의해 재생된 전류가 상기 제 1 트랜지스터에 의해 감지된 전류보다 원하는 계수만큼(by a desired factor) 작도록, 선택되는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  9. 제 7 항에 있어서,
    제 3 스위치를 통해 상기 제 1 트랜지스터 양단에 접속된 제 2 캐패시터와,
    상기 제 2 캐패시터와 상기 제 2 트랜지스터의 게이트 전극 간에 접속된 제 4 스위치를 포함하며,
    상기 제 3 스위치는 상기 후속 샘플 기간에 폐쇄되며, 상기 제 4 스위치는 상기 한 샘플 기간 동안 폐쇄되는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  10. 제 5 항에 있어서,
    상기 최대 입력 전류가 사전결정된 값보다 큰 경우를 판정하고, 이러한 결과를 표시하는 출력을 생성하는 비교기와,
    상기 출력 전류로부터 상기 사전결정된 값을 감산하는 수단을 포함하는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  11. 제 10 항에 있어서,
    상기 장치는 다수 개가 존재하며,
    상기 장치의 상기 비교기 출력은 로직 장치의 각 입력에 접속되며,
    상기 로직 장치는, 상기 모든 다수의 장치로의 최대 입력 전류가 상기 사전결정된 값보다 클 때만, 상기 감산 수단이 동작되게 하는 출력을 생성하는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  12. 제 7 항에 있어서,
    자신의 게이트 전극이 상기 제 2 트랜지스터의 게이트 전극에 접속되며, 자신의 드레인 전극이 상기 장치의 제 2 출력에 접속되는 제 3 트랜지스터를 포함하는
    다수의 입력 전류 중 최대 전류를 선택하고 이 선택된 전류에 또 다른 전류를 가산하는 장치.
  13. 비터비 디코더에 있어서,
    제 1 항 또는 제 2 항에서 청구된 바와 동일한 장치를 다수 개 상호접속시키는 트렐리스 네트워크━상기 장치들 각각에 대한 다수의 입력은 접속 트렐리스에 의해 규정된 하나 또는 그 이상의 상기 장치의 출력으로부터 유도됨━와,
    수신된 신호가 유효한 신호 값에 대응하는 확률을 나타내는 확률 신호를 생성하는 대응하는 다수의 확률 신호 생성기━상기 확률 신호 생성기의 출력은 상기 장치의 각각의 또 다른 입력에 공급됨━를 포함하며,
    상기 장치 중 적어도 하나는 상기 다수의 입력 중 어느 입력이 최대 입력인가를 표시하는 표시 수단을 포함하며,
    상기 표시 수단은 디코딩된 데이터를 제공하는 출력을 갖는 직렬 입력 직렬 출력 시프트 레지스터(a serial in serial out shift register)에 접속되는
    비터비 디코더.
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