DE60107577T2

DE60107577T2 - Datadekodierung

Info

Publication number: DE60107577T2
Application number: DE60107577T
Authority: DE
Inventors: William Redman-White; D. Simon BRAMWELL
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 2000-08-02
Filing date: 2001-07-20
Publication date: 2005-12-08
Anticipated expiration: 2021-07-21
Also published as: KR100828290B1; WO2002011293A1; KR20020048945A; US20010050588A1; EP1307970B1; GB0018843D0; US6963625B2; ATE284093T1; JP2004505400A; EP1307970A1; DE60107577D1

Description

Die vorliegende Erfindung bezieht sich auf eine Anordnung zum Selektieren des größten Stromes einer Anzahl Eingangsströme und zum Addieren eines weiteren Stroms zu dem selektierten Strom, sowie auf einen Viterbi-Decoder mit derartigen Anordnungen.
Es gibt immer mehr den Wunsch nach größerer Datenkapazität auf optischen Platten. Außerdem gibt es den Wunsch nach einer höheren Geschwindigkeit beim Lesen des Daten aus der Platte. Diese zwei Anforderungen rühren her von der wachsenden Verwendung optischer Speichermedien in Video- und Hochgeschwindigkeits-Datenapplikationen und diese beiden Applikationen erfordern eine Leistung, die viel größer ist als in den ursprünglichen Audio-CD-Applikationen. Dadurch gibt es eine Nachfrage nach Methodologien, die eine Wiederherstellung der Daten mit Raten berücksichtigen, die auf der erzielbaren Grenze oder nahe dabei liegen, dies in Bezug auf die Medien, die Mechanik, die Optik und die Elektronik.
Eine der Konsequenzen ist ein zunehmender Pegel der Intersymbolinterferenz in dem Datenkanal, wenn Daten aus der Platte ausgelesen werden. Die Verwendung von Viterbi-Decodern beim Auslesen von Daten von optischen Platten ist in US-A-5661709 und in US-A-5450389 beschrieben. Diese Dokumente beschreiben Anordnungen, in denen das Eingangssignal in einem Analog-Digital-Wandler digitalisiert wird und alle Manipulationen in der digitalen Domäne durchgeführt werden. DVD-Systeme, die zur Zeit entworfen werden haben die Fähigkeit Daten zu decodieren mit einer sechzehnfachen Nenngeschwindigkeit, die eine Kanalbitrate über 400 Mb/s darstellt. Dadurch ist eine digitale Signalverarbeitung mit sehr hoher Geschwindigkeit erforderlich, was zu steigenden Kosten führt.
US Patent 5059815 beschreibt in 1 eine "Winner-take-all"-Schaltungsanordnung, die zwei verbundene Transistoren T1 und T2 aufweist. Die vorliegende Erfindung benutzt eine derartige "Winner-take-all"-Schaltungsanordnung zum Durchführen des ACS-Vorgangs.
Der Artikel "An Area-efficient analog VLSI architecture for state-parallel Viterbi decoding" (Seiten II-432 bis II-435 der "proceedings of the 1999 IEEE International Symposium on Circuits and Systems" vom 30.Mai bis zum 2. Juni 1999) beschreibt in 5 eine analoge Addieren-Vergleichen-Selektieren-Einheit (ACS).
Es ist nun u. a. eine Aufgabe der vorliegenden Erfindung die Anordnung eines Decoders zu ermöglichen, insbesondere aber nicht ausschließlich für Daten, die mit hoher Geschwindigkeit aus einer optischen Platte ausgelesen sind ohne dass dabei die Verwendung von digitalen Signalprozessoren mit hoher Geschwindigkeit erforderlich ist.
Die vorliegende Erfindung schafft eine Anordnung zum Selektieren des größten Stromes einer Anzahl Eingangsströme und zum Addieren eines weiteren Stromes zu dem selektierten Strom, wobei die Anordnung die nachfolgenden Elemente aufweist: eine Anzahl Eingänge zum Empfangen der genannten Eingangsströme; einen weiteren Eingang zum Empfangen des genannten weiteren Stroms; einen Ausgang zum Liefern eines Ausgangsstroms proportional zu der Summe des größten der Eingangsströme und des weiteren Stroms; Mittel zum Zuführen jedes der empfangenen Eingangsströme zu der Hauptstromführungsstrecke eines betreffenden Transistors, wobei von jedem der Transistoren die Steuerelektrode mit einem gemeinsamen Punkt verbunden ist; einen betreffenden nachfolgenden Transistor, der zwischen dem Eingang und dem gemeinsamen Punkt verbunden ist; einen Spiegeltransistor, dessen Steuerelektrode mit dem gemeinsamen Punkt verbunden ist zum Erzeugen eines Stroms, dessen Wert mit dem des größten Eingangsstroms relatiert ist; eine Summieranordnung zum Addieren des größten der Eingangsströme oder eines dazu proportionalen Stromes zu dem weiteren Strom oder zu einem dazu proportionalen Strom, wobei die genannte Summieranordnung einen ersten Eingang hat zum Empfangen des Stromes von dem Spiegeltransistor, einen zweiten Eingang zum Empfangen des weiteren Stromes und einen Ausgang hat; und Mittel zum Koppeln des Ausgangs der Summieranordnung mit dem Ausgang der Anordnung.
Die vorliegende Erfindung ermöglicht es, dass der größte Strom einer Anzahl Eingangsströme unter Verwendung eines minimalen Schaltungsaufwands selektiert wird und ermöglicht es, dass ein weiterer Strom zu dem selektierten Strom addiert wird. Eine derartige Anordnung findet Anwendung in einem Viterbi-Decoder, wo Stromwahrscheinlichkeits- oder Stromfehlersignale mit Signalen kombiniert werden sollen, die von vorhergehenden Datenperioden hergeleitet sind und Selektionen gemacht werden sollen, basiert auf der Amplitude der Signale in etwaigen vorhergehenden Strecken.
In einem optischen Plattenspieler, wie einem DVD-Spieler, ist die physikalische Öffnung des optischen Systems derart, dass eine einzige Bitperiode viel kürzer ist als die totale Reaktion des Photodiodensystems, so dass Intersymbolinterferenz auftritt. Bei der heutigen laseroptischen Aufzeichnung gibt es eine minimale Anzahl aufeinander folgender "1"en oder "0"en, die bei der Datencodierung zugelassen sind (d-Begrenzung). Diese Anzahl ist zur Zeit drei, d.h. jede Datenfolge soll minimal drei aufeinander folgende "1"en oder drei aufeinander folgende "0"en aufweisen. Dies führt zu einer Signalwellenform, die im Band begrenzt zu sein scheint, deren Spitzen- und Durchgangspegel aber Funktionen der Anzahl Bits desselben Wertes sind. Die mit nur drei aufeinander folgenden "1"en erreichte Spitze wird niedriger sein als wenn es viele aufeinander folgende "1"en gibt (bis zu siebzehn sind in der DVD-Norm erlaubt). Die Sequenzen, in denen nur drei aufeinander folgende Bits denselben Wert haben, d.h. 01110 und 10001, sind als 13-Zustände bekannt. Dadurch gibt es eine Anzahl (in diesem Fall zwölf, oder acht, wenn eine symmetrische Kanalcharakteristik vorausgesetzt wird) gültiger Pegel, die das Eingangssignal haben kann, abhängig von der Sequenz von Bits, die empfangen werden. Die beschriebene Anordnung ermöglicht es, dass der Fehler zwischen der Eingangssignalspannung und den Schätzungen der gültigen Werte, die erhalten werden können und folglich verwendet werden, die wahrscheinlichsten Datensequenzen bestimmt.
Die Anordnung kann weiterhin einen Stromsubtrahierer enthalten zum Bilden eines Wahrscheinlichkeitssignals, wobei das Wahrscheinlichkeitssignal die Wahrscheinlichkeit darstellt, dass das Eingangssignal ein Signal mit dem geschätzten Wert ist, wobei eine Bezugsstromquelle mit dem ersten Eingang des Subtrahierers verbunden ist und das Fehlersignal mit einem zweiten Eingang des Subtrahierers gekoppelt ist, wobei der Ausgang des Subtrahierers das Wahrscheinlichkeitssignal liefert.
In diesem Fall, wo das Eingangssignal mit einer Anzahl Schätzungen oder Bezugspegel verglichen wird, wird ein Ausgangssignal erzeugt, das in seiner Größe zunimmt, je mehr der Eingangssignalpegel der Schätzung nähert.
Das Eingangssignal und der geschätzte Wert können beide differenzielle Signale sein, wobei der erste und der zweite Transkonduktor beide eine differenzielle Form haben. Die Anordnung kann derart sein, dass das positive Eingangssignal und der positive geschätzte Wert dem ersten und dem zweiten Eingang des erstes Transkonduktors zuge führt werden und das negative Eingangssignal und der negative geschätzte Wert dem ersten und dem zweiten Eingang des zweiten Transkonduktors zugeführt werden.
Diese Anordnung reduziert die Notwendigkeit zweier Transkonduktoren zwecks eine gutem Linearität über die ganzen Bereiche, da dies zu einer maximalen Wahrscheinlichkeitslage führt, die auftritt, wenn die Transkonduktoren Null differenziellen Eingang haben. Dadurch ist nur der Versatz signifikant und die Linearität ist weniger wichtig.
Jeder Transkonduktor kann einen ersten Differenzverstärker enthalten, der durch zwei Feldeffekttransistoren gebildet wird, die je eine Kanalbreite W1 haben und deren Schweifstrom gleich I1 ist und einen zweiten Differenzverstärker, gebildet durch zwei weitere Feldeffekttransistoren, die je eine Kanalbreite W2 haben und deren Schweifstrom I2 entspricht, wobei die Drain-Elektroden der beiden Differenzverstärker kreuzweise verbunden sind, I1>I2, und W2>W1.
Dies führt dazu, dass die Transkonduktanz in dem mittleren Bereich der Charakteristik niedriger ist und in Richtung der Enden ansteigt, was eine Annäherung einer "Square Law"-Charakteristik ergibt.
Die vorliegende Erfindung schafft weiterhin einen Viterbi-Decoder mit einer Anzahl derartiger Anordnungen.
Der Viterbi-Decodieralgorithmus erfordert die Ermittlung der Größe der Fehler zwischen den eintreffenden Signalpegeln und den erwarteten gültigen Pegeln und erfordert die Verfolgung der etwaigen Pegelübergänge durch die zulässige Sequenz von Zuständen. Dieser Prozess erfordert mehrere Manipulationen von Signalen für jeden Abtastwert von Eingangsdaten zum Erhalten bestimmter metrischer Werte. Diese metrische Werte werden mit gespeicherten Werten kombiniert, die in vorhergehenden Abtastperiode hergeleitet worden sind. Die Manipulationen umfassen Mudulsubtraktion, Determinierung des Maximums der vielen Eingänge und Multiplikation mit Konstanten. Es sind weitere Vielfachsignalstrecken parallel erforderlich. Dies führt zu signifikanten Engpässen in dem Datenstrom in digitalen Implementierungen. Die vorliegende Erfindung ermöglicht es, dass die Modulsubtraktion in der analogen Domäne durchgeführt wird, und zwar unter Verwendung einer relativ einfachen Schaltungsanordnung, die auf einfache Art und Weise dupliziert werden kann zum Schaffen paralleler Signalverarbeitungsstrecken.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im vorliegenden Fall näher beschrieben. Es zeigen:
1 ein Blockschaltbild eines Viterbi-Decoders nach der vorliegenden Erfindung,
2 ein Blockschaltbild einer streckenmetrischen Verarbeitungs- und Speicheranordnung zur Verwendung in dem Decoder nach 1,
3 ein Blockschaltbild einer Schaltungsanordnung zum Detektieren bestimmter Muster in den Eingangsdaten,
4 ein Blockschaltbild einer ersten Ausführungsform einer Schaltungsanordnung zum Erzeugen geschätzter Werte gültiger Eingangssignalwerte,
5 ein Blockschaltbild einer zweiten Ausführungsform einer Schaltungsanordnung zum Erzeugen geschätzter Werte gültiger Eingangssignalwerte aus verschiedenen Eingangssignalen,
6 ein Schaltbild einer ersten Ausführungsform eines zweigmetrischen Prozessors zum Erzeugen eines Streckenwahrscheinlichkeitssignals,
7 ein Schaltbild einer zweiten Ausführungsform eines zweigmetrischen Prozessors zum Erzeugen eines Streckenwahrscheinlichkeitssignals,
8 ein Schaltbild einer streckenmetrischen und Speicheranordnung nach der vorliegenden Erfindung,
9 ein Trellis-Verbindungsdiagramm der erforderlichen Verbindung für alle legitimen Datensequenzen,
10 die entsprechende Verbindung der streckenmetrischen Verarbeitungs- und Speicheranordnungen für Daten mit den Begrenzungen, spezifiziert in der vorliegenden Ausführungsform, und
11 ein Schaltbild einer alternativen streckenmetrischen Speicheranordnung nach der vorliegenden Erfindung.
Der in 1 dargestellte Viterbi-Decoder hat einen Eingang 1 zum Empfangen eines zu decodierenden Eingangsdatensignals. In diesem betreffenden Beispiel werden die Eingangsdaten von einem Lesekopf eines optischen Plattenspielers, beispielsweise eines CD- oder DVD-Spielers empfangen. Das Eingangssignal kann danach durch einen Equalizer 2, der adaptiv sein kann, hindurch geführt werden. Das etwaige ausgeglichene Signal wird danach von einem ersten Datenslicer 3 in Scheiben geschnitten und die Signalscheiben werden einem Datenmusterdetektor 4 zugeführt. Eine phasenverriegelte Schleife (PLL) 5 ist ebenfalls mit dem Ausgang des Datenslicers 3 verbunden zum Herleiten eines Symbolratentaktsignals aus dem empfangenen Eingangssignal. Der Ausgang der PLL 5 speist einen Zeitgebergenerator 6 zum Erzeugen der Taktsignale, erforderlich zum Synchronisieren der jeweiligen Element des Decoders zu dem Eingangssignal. Das Ausgangssignal des Datenmusterdetektors wird einem Bezugspegelgenerator 7 zugeführt, der Schätzungen gültiger Werte für das Eingangssignal erzeugt, und zwar zu Abtastzeitpunkten des Signals.
Das Eingangssignal wird ebenfalls einer Anzahl zweigmetrischen Prozessoren 8-1 bis 8-n zugeführt, in denen das Eingangssignal mit den geschätzten gültigen Signalwerten verglichen wird und eine Wahrscheinlichkeitsfunktion hergeleitet wird um die Wahrscheinlichkeit anzugeben, dass das Eingangssignal jedem der geschätzten gültigen Werte entspricht. In dem betreffenden beschriebenen Beispiel gibt es zwölf zweigmetrische Prozessoren, d.h. n=12. Das ist weil es zwölf mögliche Signalprozessoren gibt, die gültig sind. Es gibt aber nur acht geschätzte Werte, die erzeugt werden, da vorausgesetzt wurde, dass das mittlere Bit einer Sequenz wie 11110 den gleichen analogen Wert haben wird wie das mittlere Bit der Sequenz 01111. Dadurch wird derselbe geschätzte Wert den beiden zweigmetrischen Prozessoren zugeführt, die Eingangssignale mit demselben Wert erwarten. Mit anderen Worten diese Ausführungsform basiert auf die Voraussetzung, dass die Kanalantwort symmetrisch ist. Es wäre möglich, eine einzelne Schätzung für ansteigende und abfallende Signale zu machen und folglich zwölf geschätzte Werte zu erzeugen, aber dies würde zwei Widerstandsketten und vier DACs erfordern.
Die Ausgänge der zweigmetrischen Prozessoren 8-1 bis 8-n werden betreffenden streckenmetrischen Verarbeitungs- und Speicheranordnungen 9-1 bis 9-n zugeführt. Die Anordnungen 9-1 bis 9-n sind in blockschematischer Form in 2 dargestellt und umfassen eine Summierschaltung 90, wobei mit einem Eingang derselben das Ausgangssignal von dem betreffenden zweigmetrischen Prozessor verbunden ist. Sie umfasst ebenfalls eine Vergleichsschaltung 91, von der ein erster und ein zweiter Eingang mit Ausgängen eines Trellis-Netzwerkes 10 verbunden ist, von dem selektierte vorhergehende streckemetrische Werte verbunden werden. Die Vergleichsstufe hat zwei komplementäre Ausgänge 91 und 93, die zwei Schalter 94 und 95 steuern. Die Schalter 94 und 95 verbinden die Trellis-Netzwerkausgänge mit einem zweiten Eingang der Summierschaltung 90 derart, dass der größere Wert der zwei vorhergehenden streckenmetrischen Werte mit der Summierschaltung 90 verbunden ist. Das Ausgangssignal der Summierschaltung 90 kann um einen Faktor K skaliert werden, wobei K < 1 ist. Dies schafft den neuen streckenmetrischen Wert und wird in einem Speicher 96 gespeichert und danach dem betreffenden Eingang des Trellis-Netzwerkes 10 in der nächsten Symbolperiode zugeführt um zu ermöglichen, dass ein neuer aktualisierter streckenmetrischer Wert berechnet wird. Das Ausgangssignal 94 der Vergleichsschaltung 91 wird dem Eingang eines "Trace-Back"-Puffers 11 zugeführt, der mit der Symbolrate getaktet wird. Der Ausgang des Trace-Back-Puffers ist mit dem Ausgang 12 des Decoders verbunden und erzeugt das decodierte Ausgangssignal. Der Trace-Back-Puffer 11 speichert eine Reihe von Entscheidungen, d.h. die Ausgangssignale 94 einer der Vergleichsschaltungen 91. Ausgehend von entweder einem beliebigen Zustand oder von einem Zustand, gewählt, da dieser die höchste Wahrscheinlichkeit hat, verfolgt der Trace-Back-Puffer 11 die möglichen Vorgänger dieses Zustandes, indem die Zustandsnummer zu jedem Zeitpunkt (Bitperiode) mit den Vorgängerentscheidungen kombiniert wird, die für diesen Zeitpunkt gespeichert sind um dadurch zu dem wahrscheinlichsten Zustand zu dem vorhergehenden Zeitpunkt (Bitperiode) anzulangen. Dies wird nacheinander für jede Bitperiode durchgeführt und führt zu der Bestimmung eines wahrscheinlichsten Zustandes für einen Zeitpunkt in der Vergangenheit. Die Länge der Zeit zu dem Zeitpunkt in der Vergangenheit wird durch die Bitperiode und die Länge des Trace-Back-Puffers in der Anzahl der Stufe 1 bestimmt. Wenn vorausgesetzt wird, dass der Trace-Back-Puffer genügend Stufen hat, ist es nicht wichtig, welche Vergleichsstufe ihr Eingangssignal zuführt, da nach einer ausreichenden Anzahl Stufen das Ausgangssignal dasselbe sein wird, ungeachtet welcher Vergleichsschaltung das Ausgangssignal entnommen wird.
Die 3 und 4 zeigen detailliert Ausführungsbeispiele des Datenmusterdetektors 4 und des Bezugspegelgenerators 7. Wie in 3 dargestellt, wird das Eingangssignal 14, ggf. nach dem Durchgang durch einen Equalizer 2, einem ersten Eingang des Datenslicers 3 zugeführt. Das Ausgangssignal 16 des Datenslicers 3 wird der PLL 5 zugeführt, die ein Symbolratentaktsignal erzeugt, das Takteingängen von fünf D-Flip-Flop-Schaltungen 200 bis 204 zugeführt wird. Die Flip-Flop-Schaltungen 200 bis 204 sind als ein Reihe-Ein- Parallel-Aus-Schieberegister verbunden. Der Q-Ausgang jeder der Flip-Flop-Schaltungen ist mit einem betreffenden Eingang von UND-Gattern 205 und 207 verbunden. Wie dargestellt, werden selektierte Eingänge der Eingänge der UND-Gatter verneint, so dass das UND-Gatter 205 ein Ausgangssignal liefert, wenn die Sequenz 01110 auftritt und das UND-Gatter 207 ein Ausgangssignal liefert, wenn die Sequenz 10001 auftritt. Auf die se Weise erzeugt die in 3 dargestellte Anordnung ein logisches Signal an dem Ausgang 206, wenn die Sequenz 01110 auftritt und an dem Ausgang 207, wenn die Sequenz 10001 auftritt. Es wäre selbstverständlich möglich, die Anordnung nach 3 zu modifizieren und dennoch die erforderliche Funktion durchzuführen. So können beispielsweise stattdessen, dass selektierte Eingänge der UND-Gatter verneint werden, der Q-Ausgang der geeigneten Schieberegisterstufen mit dem UND-Gatterausgang verbunden werden.
Wie in 4 dargestellt, wird das Eingangssignal weiterhin einem zweiten und einem dritten Datenslicer 301 und 302 zugeführt. Der zweite Datenslicer 301 schneidet das eintreffende Signal bei dem geschätzten Wert für das mittlere Bit der Sequenz 01110. Auf gleiche Weise schneidet der Datenslicer 302 das Eingangssignal bei dem geschätzten Wert für das mittlere Bit der Sequenz 10001. Das Ausgangssignal des zweiten Datenslicers 301 wird dem Reiheneingang eines durch drei D-Flip-Flop-Schaltungen 303 bis 305 gebildeten Schieberegisters zugeführt, wobei diese Flip-Flop-Schaltungen durch das von der PLL 5 hergeleitete an der Leitung 350 gelieferte Symbolratentaktsignal getaktet werden. Das Ausgangssignal des dritten Datenslicers 302 wird dem seriellen Eingang eines weiteren durch drei D-Flip-Flop-Schaltungen 306 bis 308 gebildeten Schieberegisters zugeführt, wobei diese Flip-Flop-Schaltungen ebenfalls durch das Symbolratentaktsignal an der Leitungs 352, hergeleitet von der PLL 5, getaktet werden. Das Q-Ausgangssignal der Flip-Flop-Schaltung 305 wird dem Auf/Ab-Eingang eines Auf/Ab-Zählers 309 zugeführt, während der Ausgang 206 des Datenmusterdetektors mit dem Zähleingang des Auf/Ab-Zählers 309 verbunden ist. Auf gleiche Weise wird das Q-Ausgangssignal der Flip-Flop-Schaltung 308 dem Auf/Ab-Eingang eines Auf/Ab-Zählers 310 zugeführt, während der Ausgang 207 des Datenmusterdetektors mit dem Zähleingang des Auf/Ab-Zählers 310 verbunden ist. Ein paralleler Ausgang des Auf/Ab-Zählers 309 ist als digitaler Eingang mit einem ersten Digital-Analog-Wandler (DAC) 311 verbunden, während ein paralleler Ausgang des Auf/Ab-Zählers 310 als der digitale Eingang mit einem zweiten Digital-Analog-Wandler (DAC) 312 verbunden ist. Die Ausgänge der DAC 311 und 312 sind mit entgegengesetzten Enden einer durch die Widerstände R1 bis R7 gebildeten Widerstandskette verbunden. Dies ergibt acht Schätzungen an Abgriffspunkten 321 bis 328 mit gültigen Eingangssignalwerten für die möglichen Sequenzen von fünf Bits in dem Eingangssignal. Diese spezielle Implementierung ist gemeint zum Decodieren von Daten von DVD-Platten, wobei Codierungsbegrenzung bedeutet, dass die minimale Anzahl aufeinander folgender "1"en in dem Signal drei ist und die minimale Anzahl aufeinander folgender "0"en in dem Signal auch drei ist. Dies zusammen genommen mit der Voraussetzung, dass 00001 denselben Eingangssignalwert erzeugen wird wie 10000, und ebenso wie bei anderen entgegengesetzten Sequenzen reduziert dies die Anzahl möglicher gültiger Eingangssignalwerte auf acht.
Im Betrieb wird das Eingangssignal von Datenslicer 3 grob zerschnitten zum Erhalten einer Schätzung der Daten, die Fehler enthalten können. Der Slicing-Pegel wird durch einen einfachen Mittelwertbestimmungsvorgang eingestellt, und zwar auf Basis der Erkenntnis, dass der mittlere DC-Pegel der Daten Null ist. Die zerschnittenen Daten werden danach einem Schieberegister 200–204 zugeführt, und zwar mit Hilfe eines Symbolratentaktsignals, hergeleitet von den Eingangsdaten, und zwar unter Verwendung der PLL 5. Die fünf Bits in dem Schieberegister werden von den UND-Gattern 204 und 205 überwacht, so dass wenn die Sequenz 01110 oder 10001 in dem Schieberegister vorhanden ist, das UND-Gatter 204 oder 205 ein Ausgangssignal ergibt um anzugeben, dass eine derartige Sequenz aufgetreten ist. Um eine aktualisierte Schätzung der gültigen Signalzustände einzuhalten, die mit Eingangssignalamplituden variiert, verursacht durch beispielsweise Fingerabdrücke auf der Platte, ist es notwendig, die Schätzung zu aktualisieren, und zwar unter Verwendung des Signalwertes, wenn das dritte Bit der Fünf-Bit-Sequenz eintritt. Offenbar ist es erst bei drei Symbolperioden später deutlich, dass eine dieser Sequenzen eingetroffen ist und es ist notwendig, imstande zu sein, eine Angabe des Signalwertes drei Symbolperiode früher zu ermitteln. Offenbar könnte dies dadurch erreicht werden, dass ein analoger Signalspeicher vorgesehen wird, in den eine Replik des Eingangssignals eingegeben wird. Dieser Speicher sollte imstande sein, wenigstens drei aufeinander folgende analoge Abtastwerte zu speichern, so dass der geeignete Eingangswert verfügbar was, wenn dieser erforderlich was zum Aktualisieren des geschätzten Wertes.
Eine alternative Annäherung, die bei dieser Ausführungsform angewandt wird, ist weitere Datenslicer 301 und 302 vorzusehen, die das Eingangssignal bei dem geschätzten Wert für das mittlere Bit der Sequenzen 01110 und 10001 zerschneiden, nachstehend als +ve 13 und –ve 13 Daten bezeichnet. Die Ausgangssignale der Datenslicer 301 und 302 werden den betreffenden drei-Stufen-Schieberegistern zugeführt, so dass an dem Ausgang jedes Schieberegisters ein Signal erzeugt wird um anzugeben, ob das Eingangssignal über oder unter dem geschätzten Wert des mittleren Bits der 13 Daten drei Symbolperioden später liegt. Die Ausgangssignale der Schieberegister bestimmen die Zählrichtung der Auf/Ab-Zähler 309 und 310 und der Zähler 309 wird auf entsprechende Weise inkrementiert oder dekrementiert, wenn +ve 13 Daten detektiert wird, während der Zähler 310 inkrementiert oder dekrementiert wird, wenn –ve 13 Daten detektiert wird. Die Zählausgangssignale der Zähler 309 und 310 werden den betreffenden DACn 311 und 312 zugeführt, wobei sie in eine analoge Spannung umgewandelt werden, die entgegengesetzten Enden der Widerstandskette zugeführt wird. Der geschätzte Wert für das +ve 13 Datenmuster wird von dem Knotenpunkt der Widerstände R2 und R3 hergeleitet und wird benutzt zum Definieren des Slicing-Pegels des Datenslicers 301. Auf gleiche Weise wird der geschätzte Wert für das –ve 13 Datenmuster von dem Knotenpunkt der Widerstände R5 und R6 hergeleitet und wird zum Definieren des Slicing-Pegels für den Datenslicer 302 benutzt. Diese Werte werden ebenfalls anderswo in dem Decoder verwendet, wie aus der Beschreibung der 4 bis 6 hervorgehen dürfte. Offenbar werden die geschätzten Werte jeweils wenn ein 13 Datenmuster detektiert wird, um einen kleinen Schritt zunehmen oder abnehmen aber sie werden nahe bei dem richtigen Wert bleiben, vorausgesetzt, dass die Zähler und die DAC genügend Auflösung haben, wobei ein konstanter Eingangspegel dafür sorgt, dass der geschätzte Wert um den richtigen Wert schwingt.
Während die 3 und 4 eine Ausführungsform beschrieben haben, wobei die gegebene Sequenz fünf Bits lang ist, könnte diese Prozedur auf Datensequenzen verschiedener Länge angewandt werden durch Änderung der Anzahl Stufen in den Schieberegistern und die Anzahl Eingänge der UND-Gatter geändert wird. Auf diese Weise ist die in den 3 und 4 dargestellte Ausführungsform ein Beispiel einer Ausführungsform einer Anordnung zum Erzeugen von Schätzungen gültiger Eingangssignalwerte zu Abtastzeitpunkten. Sie umfasst einen Eingang 1 zum Empfangen eines Eingangssignals, einen ersten Datenslicer 3 zum Zerschneiden des Eingangssignals bei einem bestimmten Slicing-Pegel, und einen Detektor 205 zum Detektieren einer bestimmten Datensequenz in dem zerschnittenen Signal. Ein zweiter Datenslicer 301 zerschneidet das Eingangssignal bei einem Signalwert, geschätzt für ein bestimmtes Datenbit der bestimmten Datensequenz, und ein Speicherelement 303 bis 305 speichert das Ausgangssignal des zweiten Datenslicers, wenn dieser das bestimmte Datenbit zerschneidet. Auch sind Inkrementierungsmittel 309 vorgesehen. Die Inkrementierungsmittel steigern den geschätzten Wert, wenn das gespeicherte Ausgangssignal des zweiten Datenslicers angibt, dass der Eingangssignalwert über dem geschätzten Wert lag, als das gegebene Datenbit zerschnitten wurde und reduziert den ge schätzten Wert, wenn das gespeicherte Ausgangssignal des zweiten Datenslicers angibt, dass der Eingangssignalwert unter dem geschätzten Wert lag, als das bestimmte Datenbit zerschnitten wurde.
Die in den 3 und 4 dargestellte Anordnung umfasst ebenfalls einen zweiten Detektor 207 zum Detektieren des invertierten Wertes der gegebenen Datensequenz und einen dritten Datenslicer 302 zum Zerschneiden des Eingangssignals auf einem Signalwert, geschätzt für ein bestimmtes Datenbit des invertierten Wertes der bestimmten Datensequenz. Ein zweites Speicherelement 306 bis 308 speichert das Ausgangssignal des dritten Datenslicers, wenn das bestimmte Datenbit des invertierten Wertes der bestimmten Datensequenz zerschnitten wird. Es ist ebenfalls ein zweites Inkrementierungsmittel 310 vorgesehen. Das zweite Inkrementierungsmittel steigert den geschätzten Wert, wenn das gespeicherte Ausgangssignal des dritten Datenslicers angibt, dass der Eingangssignalwert über dem geschätzten Wert lag, als das bestimmte Datenbit des invertierten Wertes der bestimmten Datensequenz zerschnitten wurde und reduziert den geschätzten Wert, wenn das gespeicherte Ausgangssignal des dritten Datenslicers angibt, dass der Eingangssignalwert unter dem geschätzten Wert lag, als das bestimmte Datenbit des invertierten Wertes der bestimmten Datensequenz zerschnitten wurde.
In der in 3 dargestellten Ausführungsform umfasst der Detektor ein Schieberegister 200 bis 204 mit einem seriellen Eingang, dem der Ausgang des ersten Datenslicers verbunden ist, und einen logischen Decoder 204, von dem Eingänge mit parallelen Ausgängen des Schieberegisters verbunden sind, wobei der logische Decoder ein Ausgangssignal 206 liefert, welches das Vorhandensein der bestimmten Datensequenz in dem Schieberegister angibt.
In der in 4 dargestellten Ausführungsform umfasst das Speicherelement ein weiteres Schieberegister 303 bis 305 mit einem seriellen Eingang, mit dem der Ausgang des zweiten Datenslicers verbunden ist und mit einem seriellen Ausgang, der mit den Inkrementierungsmitteln verbunden ist, wobei diese Inkrementierungsmittel 309 von dem Ausgangssignal des logischen Decoders 204 freigegeben werden.
Wie in 3 dargestellt, umfassen der erste und der zweite Detektor ein gemeinsames Schieberegister 200–204 mit einem seriellen Eingang, mit dem der Ausgang des ersten Datenslichers verbunden ist, und einen logischen Decoder 205, 207, von dem Eingänge mit parallelen Ausgängen des Schieberegisters verbunden sind, wobei die logi schen Decoder Ausgangssignale 206, 207 erzeugen, die das Vorhanden sein der bestimmten oder des invertierten Datensequenz in dem Schieberegister angeben.
Wie in 4 dargestellt, umfasst das erste 309 oder das erste 309 und das zweite 310 Inkrementierungsmittel einen Auf/Ab-Zähler, der von dem Ausgangssignal 206, 208 des betreffenden Detektors 205, 207 getaktet wird und dessen Zählrichtung durch den Zustand des betreffenden Speicherelementes 303–305, 306–308 bestimmt wird, und einen Digital-Analog-Wandler (DAC) 311, 312, dessen Ausgangssignal den geschätzten Signalwert bestimmt.
Bei der in 4 dargestellten Ausführungsform werden die geschätzten Werte von Abgriffspunkten 321–328 an einer Widerstandskette R1–R7 hergeleitet, wobei die Ausgangssignale der DAC 311, 312 entgegengesetzten Enden der Widerstandskette zugeführt werden.
Als Alternative wäre es möglich, einen logischen Decoder für alle erlaubten 5-Bit-Codes vorzusehen, der einen einzelnen Auf/Ab-Zähler für jede der erlaubten Codesequenzen inkrementieren würde. Es würden dann einzelne Datenslicer zum Zerschneiden des Eingangssignals bei den geschätzten Werten für jede der erlaubten Codesequenzen und einzelne Drei-Stufen-Schieberegister vorgesehen. Das Ausgangssignal jedes der Schieberegister würde die Zählrichtung des betreffenden Auf/Ab-Zählers steuern, wobei der betreffende logische Decoder dafür sorgt, dass der betreffende Zähler zählt. Ein DAC würde das Ausgangssignal des Zählers für jede erlaubte Codesequenz empfangen, wobei die Ausgangssignale der DAC unmittelbar die geschätzten Werte für jede der Sequenzen schaffen. Dies würde jede beliebige Asymmetrie des zu kompensierenden Kanals ermöglichen, würde aber eine aufwendigere Schaltungsanordnung erfordern.
5 zeigt als Blockschaltbild eine Modifikation der in 3 dargestellten Ausführungsform, die vorgesehen ist zum Verarbeiten differenzieller Eingangssignale. Diejenigen Elemente in 5, die den Elementen in 3 entsprechen, sind mit gleichen Bezugszeichen angegeben. Wie in 5 dargestellt, sind zwei weitere Datenslicher 331 und 332 zusammen mit assoziierten, durch D-Flip-Flop-Schaltungen 333 bis 335 und 336 bis 338 gebildeten Schieberegistern vorgesehen. Es sind zwei Selektionsschaltungen 340 und 341 vorgesehen, die das Ausgangssignal des betreffenden Schieberegisters zur Zuführung zu dem Auf/Ab-Eingang der Zähler 309 und 310 selektieren. Die Selektionsschaltungen empfangen auch je die Ausgangssignale 206 und 208 der Musterdetektoren 205 und 207 und des Symbolratentaktimpulsgebers 350 und 352. Wie aus 5 ersichtlich, wird das positive differenzielle Signal den Datenslicern 301 und 302 zugeführt, während das negative differenzielle Signal den Datenslichern 331 und 332 zugeführt wird.
Im Betrieb werden, wenn ein positives 13 Datenmuster detektiert wird, die Selektoren 340 und 341 ein Signal von dem Detektorausgang 206 empfangen (3). Dies sorgt dafür, dass der Q-Ausgang der Flip-Flop-Schaltung 305 mit dem Auf/Ab-Eingang des Zählers 309 verbunden wird und dass der Q-Ausgang der Flip-Flop-Schaltung 308 mit dem Auf/Ab-Eingang des Zählers 310 verbunden wird. Gleichzeitig sorgt der Detektorausgang auch dafür, dass die Zähler 309 und 310 um einen Zählwert in der durch das betreffende Q-Ausgangssignal bestimmten Richtung inkrementiert wird. Ein ähnlicher Prozess findet statt, wenn ein negatives 13 Muster detektiert wird, wenn die Selektoren ein Signal von dem Detektorausgang 208 empfangen (3), aber in diesem Fall wird der Q-Ausgang der Flip-Flop-Schaltung 335 mit dem Auf/Ab-Eingang des Zählers 309 verbunden, während der Q-Ausgang der Flip-Flop-Schaltung 338 mit dem Auf/Ab-Eingang des Zählers 310 verbunden ist. Es dürfte einleuchten, dass die Abgriffe an der Widerstandskette eine symmetrische Struktur haben und folglich kann eine differenzielle Schätzung hergeleitet werden zur Verarbeitung durch die zweigmetrischen Prozessoren 8-1 bis 8-n. Eine alternative Annäherung ist, zwei Anordnungen zu schaffen, wie in 4 dargestellt, und die differenziellen geschätzten Werte von den zwei Widerstandsleitern herzuleiten. Dies würde einige Leistungsvorteile bringen, wo der Übertragungskanal asymmetrisch ist.
Alle beschriebenen Anordnungen zum Erzeugen von Schätzungen, wobei Widerstandsleiter zum Implementieren von Zwischenwerten benutzt werden, können mit einer Anzahl Widerstandsleiter versehen werden, die entworfen sein können zum Berücksichtigen der verschiedenen Plattencharakteristiken, d.h. CD, DVD CD-Recordable, usw. Die bestimmte zu verwendende Widerstandsleiter würde in Reaktion auf die Detektion oder die Selektion eines bestimmten zu lesenden Plattentyps in die Schaltungsanordnung geschaltet werden.
6 zeigt eine erste Ausführungsform des zweigmetrischen Prozessors 8. Die erste Stufe bei der Bestimmung der zweigmetrischen Werte ist, das Vergleichen der eintreffenden Signalwerte mit geschätzten Werten des erlaubten Signals. Die geschätzten Werte können erhalten werden, wie anhand der 2 und 3 beschrieben worden ist. Bei bekannten Definitionen des Viterbi-Algorithmus wird der quadratische Fehler zwischen dem Signal und jedem Bezugswert berechnet. Bei den meisten praktischen Implementierungen aber wird das Quadrieren durch einen Modulsubtraktionsvorgang mit geringem Einfluss auf den gesamten Algorithmus ersetzt. Bei dieser Ausführungsform wird die Modulsubtraktion angewandt aber statt der Berechung eines Fehlerterms wird ein Signal erzeugt, relatiert an die Wahrscheinlichkeit, dass das eintreffende Signal als ein bestimmter gültiger Zustand interpretiert werden soll. Deswegen wird, falls, wenn das Eingangssignal mit einem der Bezugswerte verglichen wird, dieses sehr nahe oder auf dem Wert liegt, das Ausgangssignal maximal sein, während es niedrig sein wird, wenn das Eingangssignal von dem des Bezugswertes wesentlich abweicht.
Die dargestellte Ausführungsform führt diesen Vorgang durch, und zwar unter Verwendung differenzieller Eingangssignale. Es sei bemerkt, dass die Bezugswerte eine symmetrische Struktur haben. Eine Eintakt-Anordnung könnte aber verwendet werden.
Wie in 6 dargestellt, umfasst der zweigmetrische Prozessor einen ersten differenziellen Eingang 401 und 402, der mit den Gate-Elektroden zweier p-leitender Feldeffekttransistoren T1 und T2 verbunden sind. Die Source-Elektroden der Transistoren T1 und T2 sind über eine Stromquelle 403 mit einer Speiseschiene V_DD verbunden. Die Drain-Elektrode des Transistors T1 ist über die Drain-Source-Strecke einen n-leitenden Feldeffekttransistors T3 mit einer Speiseschiene V_SS verbunden, während die Drain-Elektrode des Transistors T2 über die Drain-Source-Strecke eines n-leitenden Transistors T4 mit der Speiseschiene V_SS verbunden ist. Die Gate- und die Source-Elektrode des Transistors T3 sind zusammengenommen, ebenso wie die Gate- und die Source-Elektrode des Transistors T4. Eine zweiter differenzieller Eingang 404 und 405 ist mit den Gate-Elektroden zweier weiterer p-leitender Feldeffekttransistoren T5 und T6 verbunden. Die Source-Elektroden der Transistoren T5 und T6 sind über eine Stromquelle 406 mit der Speiseschiene V_DD verbunden. Die Drain-Elektrode des Transistors T5 ist über die Source-Drain-Strecke eines n-leitenden Feldeffekttransistors T7 mit der Speiseschiene V_SS verbunden, während die Drain-Elektrode des Transistors T6 über die Drain-Source-Strecke eines n-leitenden Feldeffekttransistors T8 verbunden ist. Die Gate-elektrode des Transistors T3 ist mit der Gate-Elektrode des Transistors T7 verbunden, während die Gate-Elektrode des Transistors T4 mit der Gate-Elektrode des Transistors T8 verbunden ist.
Der Knotenpunkt der Transistoren T5 und T7 ist mit der Source-Elektrode eines n-leitenden Feldeffekttransistors Y9 verbunden, während der Knotenpunkt der Tran sistoren T6 und T8 mit der Source-Elektrode eines n-leitenden Feldeffekttransistors T10 verbunden ist. Die Drain-Elektroden der Transistoren T9 und T10 sind mit einem Ausgang 407 und über eine Stromquelle 408 mit der Speiseschiene V_DD verbunden. Die Gate-Elektroden der Transistoren T9 und T10 sind mit einem Ruhepotential V_bias verbunden. Betreffende Klemmdioden D1 und D2 sind zwischen den Source-Elektroden der Transistoren T9 und T10 und der Speiseschiene V_SS verbunden. Es dürfte einleuchten, dass die in 6 dargestellte Anordnung zwei Transkonduktoren enthält, deren Ausgangssignale subtrahiert werden zum Durchführen einer Modulsubtraktion.
Das herzuleitende Ergebnis ist: BMk = |(xpk = xnk) – (rp – rn)| (1)wobei xp_k und xn_k der positive und der negative Eingangssignalwert bei der Zeitkonstanten k sind und wobei rp und rn die symmetrischen Bezugswerte sind.
Wenn die Gleichung (1) unmittelbar implementiert wird, dann müssen die zwei Transkonduktoren eine gute Linearität über den ganzen Signalbereich haben. Dies ist weil, wenn die beiden eingeklammerten Signale groß sind aber die gleiche Größe haben, dies den minimalen Fehler oder die maximale Wahrscheinlichkeit darstellt.
Die Gleichung (1) kann aber wie folgt neu gegliedert werden: BMk = |(xpk – rp) – (xnk – rn)| (2)
Dies macht, dass der Zustand der maximalen Wahrscheinlichkeit auftritt, und zwar an den Stellen, wo die Transkonduktoren einen Null-differenziellen (oder minimalen) Eingang haben und folglich nur der Offset signifikant ist und die Linearität weniger wichtig ist.
Auf den ersten Blick umfasst die Neugliederung keine gemeinsame Moderückweisung für die jeweiligen differenziellen Eingänge. Da die differentiellen Signale nicht differenziellen Eingängen der Transkonduktoren zugeführt werden. Wenn die Bandbreite und die Genauigkeit der Stromsubtraktion gut sind, wird aber als Ergebnis der Subtraktion eine gewisse gemeinsame Moderückweisung auftreten.
Es dürfte einleuchten, dass das Ergebnis der Gleichungen (1) und (2) das Fehlersignal ist und dies ist, was an den Drain-Elektroden der Transistoren T7 und T8 erzeugt wird. Zum Erhalten eines Signals, das mit der Wahrscheinlichkeit relatiert ist, wird das Fehlersignal von dem Strom subtrahiert, der von der Stromquelle 408 erzeugt wird, zum Erzeugen eines Ausgangssignals gleich (1-Fehlersignal).
Eine Abwandlung der zweigmetrischen Schaltungsanordnung aus 6 (und auch der aus 7) ist erforderlich für die zweigmetrischen Schaltungsanordnungen, die an jedem Ende des Amplitudenbereichs verwendet werden. Dies ist weil, wenn Störungsspitzen verursachen, dass der Eingangssignalwert die extremen geschätzten Pegel übersteigt, keine zweigmetrische Schaltungsanordnung eine hohe Wahrscheinlichkeit geben wird für den Eingangssignalpegel. Das heißt, wenn der Pegel für eine lange Reihe von "1"en oder "0"en überstiegen wird, werden die zweigmetrischen Schaltungsanordnungen nicht die hohe Wahrscheinlichkeit angeben, dass der Eingangssignalpegel eine dieser Reihe von "1"en oder "0"en darstellt. Um diese zweigmetrischen Schaltungsanordnungen frei zu geben, d.h. die Schaltungsanordnungen 8-1 und 8-n, um eine hohe Wahrscheinlichkeit unter diesen Umständen anzugeben, wird einer dieser Transistoren T9 oder T10, je nachdem, welches Ende des Amplitudenbereichs verarbeitet wird, unmittelbar mit der Speiseschiene V_DD verbunden, während der andere mit dem Ausgang 407 und der Stromquelle 408 verbunden wird.
Mit der in 6 dargestellten Schaltungsanordnung ist das Ergebnis im Wesentlichen ein Fehlerterm, der direkt proportional zu dem echten Fehler steht, sei es modifiziert durch die Linearität des Transkonduktors. Die Schaltungsanordnung benutzt einfache differenzielle Paare mit niedriger Transkonduktanz und folglich ist die Empfindlichkeit auf einem Maximum in der Nähe des minimalen Fehlerzustandes. Dies ist das Umgekehrte der ideale Situation. Eine bestimmte Verbesserung kann dadurch erhalten werden, dass die Transkonduktanzcharakteristik modifiziert wird, damit man einen niedrigen Wert bei einem minimalen Fehlerzustand hat und 5 ist ein Schaltbild einer Anordnung, wobei die Transkonduktanzcharakteristik auf diese Art und Weise modifiziert worden ist.
In 7 haben die Elemente, die denen aus 6 entsprechen, dasselbe Bezugszeichen. Dies Schaltungsanordnung aus 7 umfasst zwei zusätzliche p-leitende Feldeffekttransistoren T11 und T12, deren Source-Elektroden über eine Stromquelle 410 mit der Speiseschiene V_DD verbunden sind. Die Drain-Elektrode des Transistors T11 ist mit der Drain-Elektrode des Transistors T2 verbunden, während die Drain-Elektrode des Transistors T12 mit der Drain-Elektrode des Transistors T1 verbunden ist. Die Gate-Elektrode des Transistors T11 ist mit dem Eingang 401 verbunden, während die Gate-Elektrode des Transistors T12 mit dem Eingang 402 verbunden ist. Außerdem umfasst die Schaltungsanordnung zwei weitere zusätzliche p-leitende Feldeffekt-Transistoren T13 und T14, deren Source-Elektroden über eine Stromquelle 411 mit der Speiseschiene V_DD verbunden sind. Die Drain-Elektrode des Transistors T13 ist mit der Drain-Elektrode des Transistors T6 verbunden, während die Drain-Elektrode des Transistors T14 mit der Drain-Elektrode des Transistors T5 verbunden ist. Die Gate-Elektrode des Transistors T14 ist mit dem Eingang 405 verbunden, während die Gate-Elektrode des Transistors T13 mit dem Eingang 404 verbunden ist. Die von den Stromquelle 403 und 406 erzeugten Ströme sind gleich I₁, während die von den Stromquelle 410 und 411 erzeugten Ströme gleich I₂ sind. Die Kanalbreite der Transistoren T1, T2, T5 und T6 ist gleich W1 und die Kanalbreite der Transistoren T11, T12, T13 und T14 ist gleich W2. Dadurch, dass I₁ > I₂ und W₂ > W₁ gemacht wird, wird die Transkonduktanz in dem mittleren Bereich der Charakteristik niedriger gemacht und steigt in Richtung der Ränder. Auf diese Weise kann eine Annäherung einer quadrierten Fehlerfunktion erhalten werden.
8 ist ein Schaltbild einer streckenmetrischen Verarbeitungs- und Speiserschaltung, geeignet zur Verwendung in dem Decoder nach 1 und die dem Schaltplan nach 2 entspricht. Sie hat zwei Eingänge, 901 und 902, die mit geeigneten Ausgängen des Trellis-Netzwerkes 10 verbunden sind. Der Eingang 901 ist mit einem ersten Eingang einer Vergleichsschaltung 903 verbunden, mit der Drain-Elektrode eines n-leitenden Feldeffekttransistors T900 und mit der Gate-Elektrode eines weiteren n-leitenden Feldeffekttransistors T901. Der Eingang 902 ist mit einem zweiten Eingang der Vergleichsschaltung 903, mit der Drain-Elektrode eines n-leitenden Feldeffekttransistors T902 und mit der Gate-Elektrode eines weiteren n-leitenden Feldeffekttransistors T903 verbunden. Die Drain-Elektroden der Transistoren T901 und T903 sind mit einer Speiseschiene V_DD verbunden, während ihre Source-Elektroden über eine Stromquelle 904 mit einer Speiseschiene V_SS verbunden sind. Die Gate-Elektroden der Transistoren T900 und T902 sind über die Stromquelle 904 mit der Speiseschiene V_SS und mit der Gate-Elektrode eines weiteren n-leitenden Feldeffekttransistors T904 verbunden. Von einem p-leitenden Feldeffekttransistor T905 ist die Source-Elektrode mit der Speiseschiene V_SS verbunden und die Gate- und Drain-Elektroden sind mit der Drain-Elektrode des Transistors T904 verbunden. Ein weiterer Eingang 905 ist mit der Gate- und der Drain-Elektrode eines n-leitenden Feldeffekttransistors T906 und mit der Gate-Elektrode eines n-leitenden Feldeffekttransistors T907 verbunden. Die Source-Elektroden der Transistoren T904, T906 und T907 sind mit der Speiseschiene V_SS verbunden. Die Drain-Elektrode des Transistors T904 ist mit der Drain-Elektrode des Transistors T907 verbunden. Die Gate-Elektrode des Transistors T905 ist über einen ersten Schalter S900 mit einem ersten Kondensator C900 und über einen zweiten Schalter S901 mit einem zweiten Kondensator C901 verbunden. Die anderen Seiten der Kondensatoren C900 und C901 sind mit der Speiseschiene V_DD verbunden. Die Source-Elektroden der zwei p-leitenden Feldeffekttransistoren T908 und T909 sind mit der Speiseschiene V_DD verbunden. Die Gate-Elektroden der Transistoren T908 und T909 sind über einen Schalter S902 mit dem ersten Kondensator C900 und über einen Schalter S903 mit dem zweiten Kondensator C901 verbunden. Die Drain-Elektrode des Transistors T908 ist mit einem Ausgang 906 verbunden, während die Drain-Elektrode des Transistors T909 mit einem Ausgang 907 verbunden ist.
Die streckenmetrische Verarbeitungsstufe aus 8 nimmt die Zweigmetrik Ibm_k, d.h. den an dem Ausgang 407 nach 6 oder 5 erzeugten Ausgangsstrom und addiert diesen zu der größeren der Streckenmetriken pma(k-1) und pmb(k-1) gespeichert aus vorhergehenden Zuständen und über das Trellis-Netzwerk 10 zugeführt zu Eingängen 901 und 902. Das heißt: die Schaltungsanordnung nach 7 führ eine Vergleichs- und Selektionsfunktion an den zwei vorhergehenden Zustandsstreckenmetriken durch und addiert danach die vorhandene Zweigmetrik zu der selektierten vorhergehenden Zustandsstreckenmetrik zum Bilden einer aktualisierten Zustandsstreckenmetrik. Die Vergleichs- und Selektionsfunktionen werden durch eine einfache aus Vier Transistoren bestehende Source-Folger- und Spiegelanordnung, gebildet durch die Transistoren T900 bis T903. Wenn in die Eingänge 901 und 902 Strom eingespeist wird, nehmen die Spiegel-Drainspannungen zu, d.h. die Drain-Spannungen der Transistoren T900 und T902, aber die Source-Folger, die Transistoren T901 und T903, werden die Gate-Elektroden der Transistoren T900 und T902 auf den Wert ziehen, der für den Transistor erforderlich ist um den größten Strom durchzulassen. Deshalb wird der Ausgangstransistor T904 den größten der gelieferten Ströme duplizieren, d.h. denjenigen von der vorhergehenden Strecke mit der höchsten Wahrscheinlichkeit. Es sei bemerkt, dass die Schaltungsanordnung erweitert werden könnte zum Liefern von mehr als zwei Eingängen und wird den größeren dieser Eingänge selektieren.
Die Addierfunktion wird dadurch durchgeführt, dass die Ströme addiert werden, die durch die Transistoren T904 und T907 gehen. Wie oben bereits beschrieben, dupliziert der Transistor T904 den größeren der zwei streckenmetrischen Ströme, die in der vorhergehenden Abtastperiode erzeugt worden sind, während der Eingang 905 mit dem zweigmetrischen Strom für die aktuelle Abtastperiode gespeist wird. Dieser Strom wird in dem Transistor T907 dupliziert. Der summierte Strom wird von dem als Diode geschalteten Transistor T905 abgetastet und in einem Stromspeicher gespeichert, dessen Ausgangsignal an den Ausgängen 906 und 907 verfügbar ist. In dem Stromspeicher wird Zweiphasenabtastung angewandt um zu gewährleisten, dass die vorhergehende Zustandsstreckenmetrik verfügbar ist zum Zuführen zu dem Verbindungs-Trellisnetzwerk, während die vorhandene Zustandsverarbeitung stattfindet. Das heißt, wenn die Schalter S901 und S903 geschlossen sind, ein durch die Änderung an dem Kondensator C900 bestimmter Ausgangsstrom verfügbar sein wird und der Kondensator C901 wird auf das Gate-Potential des Transistors T905 aufgeladen, was von der Summe der Ströme in den Transistoren T904 und T907 abhängig ist. Am Ende der aktuellen Abtastperiode öffnen die Schalter S901 und S903, während die Schalter S900 und S902 schließen, wobei dafür gesorgt wird, dass die Stromzustandsstreckenmetrik zur Verbindung mit dem Verbindungs-Trellis-Netzwerk gespeichert und den Ausgängen 906 und 907 zur Verarbeitung in der nächsten Abtastperiode zugeführt wird. Eine einfache Breitenskalierung kann auf die Ausgangs-Transistoren T908 und T909 angewandt werden um zu gewährleisten, dass die akkumulierten Ergebnisse eine inhärente Abklingzeit haben um zu vermeiden, dass Signalpegel aus dem Bereich ausbrechen.
Die Drain-Spannungen der Transistoren T900 und T902 werden Eingängen einer Vergleichsschaltung 903 zugeführt und die vorausgesetzten Bitwerte werden von dem Ausgang hergeleitet und wie in 1 dargestellt, dem Eingang des Rückverfolgungspuffers zugeführt, dessen Ausgang ein serieller Datenstrom entnommen werden kann. Wenn die Länge des Rückverfolgungspuffers lang genug gemacht wird, ist es gleichgültig, welcher Ausgang des streckenmetrischen Prozessors dem Registereingang zugeführt wird.
11 zeigt ein Schaltbild einer Abwandlung der streckenmetrischen Verarbeitungs- und Speicherschaltung aus 8 und entsprechende Elemente darin haben dasselbe Bezugszeichen. Da eine komplette Beschreibung der in 8 dargestellten Schaltungsanordnung bereits gegeben worden ist, wird die Beschreibung der 11 sich nur auf die Differenzen zwischen den Schaltungsanordnungen dieser zwei Figuren konzentrieren.
Die in 11 dargestellte Schaltungsanordnung ist mit einer zusätzlichen Stromquelle 910 versehen, die in Reihe mit der Drain-Gate-Strecke eines n-leitenden Feldeffekttransistors T910 zwischen den Speiseschienen V_DD und V_SS geschaltet ist. Die Gate-Elektrode des Transistors T910 ist mit der Gate-Elektrode der Transistoren T900 und T902 verbunden. Der Knotenpunkt der Stromquelle 910 und des Transistors T910 ist mit dem Eingang eines invertierenden Verstärkers 911 verbunden, dass Ausgang mit dem Eingang eines Inverters 912 verbunden ist. Von einem n-leitenden Feldeffekttransistor T911 ist die Drain-Elektrode mit der Speiseschiene V_DD verbunden, die Source-Elektrode mit dem Eingang des Verstärkers 911 verbunden und die Gate-Elektrode mit dem Ausgang des Verstärkers 911 verbunden. Von einem p-leitenden Feldeffekttransistor T912 ist die Drain-Elektrode mit der Speiseschiene V_SS verbunden, die Source-Elektrode mit dem Eingang des Verstärkers 911 verbunden und die Gate-Elektrode mit dem Ausgang des Verstärkers 911 verbunden. Der Ausgang des Inverters 912 ist mit einem Eingang eines NOR-Gatters 913 verbunden, dessen Ausgang die Wirkung zweier Schalter S904 und S905 steuert. Der Schalter S904 ist zwischen der Drain-Elektrode des Transistors T908 und einer Stromsenke 914 verbunden, dessen anderes Ende mit der Speiseschiene V_SS verbunden ist. Auf gleiche Weise ist der Schalter S905 zwischen der Drain-Elektrode des Transistors T909 und einer Stromsenke 915 verbunden, dessen anderes Ende mit der Speiseschiene V_SS verbunden ist.
Wie es aus der Hauptdifferenz zwischen der anhand der 11 beschriebenen Schaltungsanordnung und der anhand der 8 beschriebenen Schaltungsanordnung einleuchten dürfte, ist der Hauptunterschied in dem angewandten Verfahren, die Vermeidung, dass Signale aus dem Bereich ausschreiten. Wie anhand der 8 beschrieben, wird dies dadurch erreicht, dass die Verstärkung durch eine geeignete Bemessung von Transistoren kleiner gemacht wird als Eins und in dem vorliegenden Fall wird dies dadurch erreicht, dass ein konstanter Wert von dem Ausgangsstrom subtrahiert wird, wenn die von allen streckenmetrischen Verarbeitungsschaltungen erzeugten Ausgangsströme einen bestimmten Wert übersteigen. Dies wird unter Verwendung der in 11 dargestellten Schaltungsanordnung wie folgt erreicht.
Die Anordnung mit den Transistoren T911 und T912 und dem Verstärker 911 bildet eine Stromvergleichsschaltung, deren Ausgang hoch wird, wenn der Strom durch den Transistor T912 größer ist als Idec, der von der Stromquelle 910 erzeuge Strom. Auf diese Weise wird das Ausgangssignal des Inverters 912 niedrig und dieses Ausgangssignal wird einem Eingang des NOR-Gatters 913 zugeführt. Jede streckenmetrische Verarbeitungs- und Speicheranordnung umfasst eine derartige Anordnung und speist einen betreffenden Eingang der Eingänge des NOR-Gatters 913.
Der Ausgang der streckenmetrischen Verarbeitungs- und Speiseranordnung wird dadurch modifiziert, dass Schalter S904 und S905 vorgesehen sind, welche die Drain-Elektroden der Transistoren T908 und T909 über betreffende Stromsenken 914 und 915, die je einen Strom Idec senken, mit der Speiseschiene V_SS verbinden. Die Schalter S904 und S905 werden von dem Ausgangssignal des NOR-Gatters 913 gesteuert und werden geschlossen, wenn dieses Ausgangssignal hoch wird. Dies geschieht, wenn der streckenmetrische Strom in allen Anordnungen größer ist als Idec. Das heißt: der kleinste streckenmetrische Strom ist größer als Idec. Unter diesen Umständen wird Idec von den Ausgangssignalen aller streckenmetrischen Verarbeitungsanordnungen subtrahiert um zu vermeiden, dass die Ströme aus dem Bereich schreiten.
Die vorliegende Ausführungsform ist entworfen worden zum Decodieren von Daten, empfangen von optischen Platten und in dem Fall von DVD-Platten gibt es bestimmte Beschränkungen in Bezug auf die Form, in der die Daten auf der Platte codiert und gespeichert werden. Insbesondere ist definiert, dass die minimale Lauflänge drei Bit ist, d.h. die minimale Anzahl aufeinander folgender "1"en ist drei und so ist die minimale Anzahl aufeinander folgender "0"en oder "1"en. Dies reduziert die Anzahl verschiedener erlaubter Sequenzen von fünf Bits auf zwölf statt zweiunddreißig. Es dürfte dem Fachmann einleuchten, dass die Anzahl Sequenzen abhängig sein wird von den Codierungsbedingungen und dass die vorliegende Erfindung eine bestimmte Bedingung illustriert und dass geeignete Modifikationen zu der Anzahl Paare gemacht werden könnten zum Decodieren von Daten unter Anwendung verschiedener Codierungsbedingungen.
Das in 9 dargestellte Trellis-Verbindungsdiagramm illustriert die möglichen gültigen Zustandsübergänge von Abtastwert zu Abtastwert. In 9 sind die zwölf erlaubten Sequenzen in der zentralen Spalte aufgelistet und die entsprechenden Fünf-Bit-Sequenzen sind in der linken Spalte dargestellt. In diesem Diagramm sind die eintreffenden Bits auf der linken Seite der Zustandsbeschreibung dargestellt. Zeitschritt gehen von links nach rechts und die vertikale Gliederung von Knotenpunkten stellt die möglichen Zustände an jeder Abtastwert- (oder Bitperiode dar. Die erlaubten Zustände werden von den Sequenzen von fünf aufeinander folgenden Bits definiert, wie in der linken Spalte dargestellt. Es dürfte einleuchten, dass es bei einigen Zuständen möglich ist, zu einer oder zu zwei verschiedenen Zuständen in der nächsten Bitperiode zu gehen, während es für andere Zustände möglich ist, nur zu einem Zustand zu gehen. Auf gleiche Weise können einige Zustände nur einem einzigen vorhergehenden Zustand folgen, während andere Zustände von einem von zwei vorhergehenden Zuständen erreicht werden können.
10 zeigt eine Verbindung von zwölf streckenmetrischen Verarbeitungs- und Speicheranordnung zum Implementieren des Verbindungs-Trellis-Netzwerkes aus 9. Wie aus 10 ersichtlich, empfängt jede der streckenmetrischen Verarbeitungs- und Speicheranordnungen 9-1 bis 9-12 ein Eingangssignal bm₁ bis bm₁₂ von dem entsprechenden zweigmetrischen Prozessor 801 bis 8-12. Die Anordnung 9-1 empfängt ein erstes streckenmetrisches Eingangssignal von einem ersten Ausgang der Anordnung 9-1 und ein zweites streckenmetrisches Eingangssignal von einem ersten Ausgang der Anordnung 9-2. Die streckenmetrischen Eingangssignale sind diejenigen, die in der vorhergehenden Bitperiode verarbeitet und gespeichert worden sind und der zweigmetrische Wert für die aktuelle Bitperiode wird zu dem größten der streckenmetrischen Signal addiert und zur Verwendung in der nächsten Bitperiode gespeichert. Wie aus 10 einleuchten dürfte, ist von einigen der streckenmetrischen Verarbeitungs- und Speicheranordnungen nur ein einziger Eingang und/oder Ausgang verbunden. Dies geschieht, wenn es nur einen einzigen erlaubten Vorgänger und/oder Nachfolgerzustand gibt. Es dürfte einleuchten, dass es zum Berechnen der Streckenmetrik für die aktuelle Bitperiode notwendig ist, die geeignete Zweigmetrik für die aktuelle Bitperiode zu der größten der Zweigmetriken in der vorhergehenden Bitperiode zu addieren. Auf diese Weise werden die berechneten Streckenmetriken in den Anordnungen 9-1 bis 9-12 berechnet, so dass sie an den Ausgängen zur Zuführung zu den Eingängen der Anordnungen 9-1 bis 9-12 am Anfang der nächsten Bitperiode verfügbar sind.
Es dürfte einleuchten, dass wenn verschieden codierte Daten mit verschiedenen Codierungsbeschränkungen und verschiedenen Sequenzlängen, die zu Intersymbolinterferenz führen, berücksichtigt werden, die Anzahl Trellis-Strecken und streckenmetrischer Prozessoren entsprechend modifiziert wird.
Text in der Zeichnung
4
Auf/Ab
Zählen
5
Auf/Ab
Zählen

Claims

Anordnung zum Selektieren des größten Stromes einer Anzahl Eingangsströme (pma_(k-1), pmb_(k-1)) und zum Addieren eines weiteren Stroms (I_bmk) zu dem selektierten Strom, wobei die Anordnung die nachfolgenden Elemente umfasst: eine Anzahl Eingänge (901, 902) zum Empfangen der genannten Eingangsströme; einen weiteren Eingang (905) zum Empfangen des genannten weiteren Stroms; einen Ausgang (906, 907) zum Liefern eines Ausgangsstroms proportional zu der Summe des größten der Eingangsströme und des weiteren Stroms; Mittel zum Zuführen jedes der empfangenen Eingangsströme zu der Hauptstromführungsstrecke eines betreffenden Transistors (T901, T902), wobei von jedem der Transistoren die Steuerelektrode mit einem gemeinsamen Punkt verbunden ist; einen betreffenden nachfolgenden Transistor (T901, 903), der zwischen dem Eingang und dem gemeinsamen Punkt verbunden ist; einen Spiegeltransistor (T904), dessen Steuerelektrode mit dem gemeinsamen Punkt verbunden ist zum Erzeugen eines Stroms, dessen Wert mit dem des größten Eingangsstroms relatiert ist; eine Summieranordnung zum Addieren des größten der Eingangsströme oder eines dazu proportionalen Stromes zu dem weiteren Strom oder zu einem dazu proportionalen Strom, wobei die genannte Summieranordnung einen ersten Eingang hat zum Empfangen des Stromes von dem Spiegeltransistor, einen zweiten Eingang zum Empfangen des weiteren Stromes und einen Ausgang hat; und Mittel zum Koppeln des Ausgangs der Summieranordnung mit dem Ausgang der Anordnung.
Anordnung na 1, wobei die Transistoren (T9000 bis T905) Feldeffekttransistoren sind.
Anordnung na 1 oder 2, mit Angabemitteln (903) um anzugeben, welcher Eingang der Anzahl Eingänge der größte ist.
Anordnung na 3, wobei die Anzahl zwei beträgt, wobei die Eingänge (901, 902) mit betreffenden Eingängen einer Vergleichsstufe (903) verbunden sind, deren Ausgang angibt, welcher der Eingänge der größere ist.
Anordnung nach einem der vorstehenden Ansprüche, mit einer Stromabtast- und -wiedergabeanordnung, die zwischen dem Ausgang der Summieranordnung (T905) und dem Ausgang der Anordnung vorgesehen ist.
Anordnung nach Anspruch 5, wobei der Ausgang der Summieranordnung (T905) in einer einzigen Abtastperiode abgetastet und gespeichert und in einer nachfolgenden Abtastperiode wiedergegeben wird.
Anordnung nach Anspruch 6, wobei die Stromabtast- und -wiedergabeanordnung einen Eingang hat, der mit dem ersten als Diode geschalteten Feldeffekttransistor (T905) gekoppelt ist, einen zweiten Feldeffekttransistor (T908), einen Kondensator (C900), der über den als Diode geschalteten Feldeffekttransistor (T905) über einen ersten Schalter (S900) verbunden ist, Mittel zum Zuführen des Ausgang der Summieranordnung (T905) zu dem Eingang, einen zweiten Schalter (S903), der zwischen dem Kondensator (C900) und der Gate-Elektrode des zweiten Transistors (T908) vorgesehen ist, und einen Ausgang (906), der mit der Drain-Elektrode des zweiten Transistors gekoppelt ist, wobei der erste Schalter (S900) während der einen Abtastperiode geschlossen ist und der zweite Schalter (S903) während der nachfolgenden Abtastperiode geschlossen ist.
Anordnung nach Anspruch 7, wobei die Abmessungen des ersten und zweiten Transistors (T905, T908) derart gewählt worden sind, dass der von dem zweiten Transistor wiedergegebene Strom um einen gewünschten Faktor kleiner ist als der von dem ersten Transistor abgetastete Strom.
Anordnung nach Anspruch 7 oder 8, mit einem zweiten Kondensator (X901), der über den ersten Transistor (T905) über einen dritten Schalter (S901) und einen vierten Schalter (S902) zwischen dem zweiten Kondensator und der Gate-Elektrode des zweiten Transistors (T908) vorgesehen ist, wobei der dritte Schalter (S901) während der nachfolgenden Abtastperiode geschlossen ist und der vierte Schalter (S902) während der einen Abtastperiode geschlossen ist.
Anordnung nach einem der Ansprüche 5 bis 7 oder Anspruch 9, falls abhängig von Anspruch 7, mit einer Vergleichsstufe (911, T911, T912) um zu ermitteln, ob der größte Strom der Eingangsströme größer ist als ein vorbestimmter Wert (I_dec) und zum Erzeugen eines Ausgangs, der indikativ dafür ist und mit Mitteln zum Subtrahieren des vorbestimmten Wertes von dem Ausgangsstrom.
Eine Anzahl Anordnungen nach Anspruch 10, wobei die Ausgänge der Vergleichsschaltungen mit den betreffenden Eingängen einer logischen Schaltung (913) verbunden sind, die ein Ausgangssignal erzeugt um dafür zu sorgen, dass die Subtrahiermittel nur dann wirksam werden, wenn der größte Eingangsstrom zu allen Anordnungen größer ist als der vorbestimmte Wert (I_dec).
Anordnung nach einem der Ansprüche 7 bis 11, wobei diese Anordnung einen dritten Transistor (T909) aufweist, dessen Gate-Elektrode mit der Gate-Elektrode des zweiten Transistors (T908) verbunden ist und dessen Drain-Elektrode mit einem zweiten Ausgang (907) der Anordnung verbunden ist.
Viterbi-Decoder mit einem Trellis-Netzwerk (10), das eine Anzahl Anordnungen (9-1 bis 9-n) nach einem der vorstehenden Ansprüche miteinander verbindet, wobei die Anzahl Eingänge zu jeder der Anordnungen von Ausgängen von einer oder mehreren der Anordnungen, wie durch das Verbindungs-Trellis (10 definiert, hergeleitet wird, einer entsprechenden Anzahl Wahrscheinlichkeitssignalgeneratoren (8-1 bis 8-n) zum Erzeugen eines Wahrscheinlichkeitssignals, das die Wahrscheinlichkeit angibt, dass ein empfangenes Signal einem gültigen Signalwert entspricht, wobei die Ausgänge der Wahrscheinlichkeitssignalgeneratoren den betreffenden weiteren Eingängen der Anordnungen zugeführt werden, wobei wenigstens eine der Anordnungen Angabemittel (91) aufweist um anzugeben, welcher der Anzahl Eingänge der größte ist und wobei die Angabemittel mit einem Seriell-ein-seriell-aus-Schieberegister (11) verbunden sind, dessen Ausgang die decodierten Daten liefert.