JPH0863339A

JPH0863339A - ディジタル積分回路

Info

Publication number: JPH0863339A
Application number: JP22114994A
Authority: JP
Inventors: Junichi Oi; 淳一大井
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 1994-08-22
Filing date: 1994-08-22
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】積分精度の向上等を図るディジタル積分回路
を提供する。【構成】放射線検出器２からのアナログパルスはプリ
アンプ１１で波形整形されコンパレータ１２で入力開始
が切り出される。タイミングパルス供給回路１４は、コ
ンパレータ１２からのパルスとシステムクロックパルス
とカウントプリセット値（加算回数の設定値）とに基づ
き、アナログパルスの入力開始後、システムクロックパ
ルスの立ち上がりか立ち下がりの早い方のタイミングで
Ａ／Ｄ変換を開始させるタイミングパルスを作成し、Ａ
／Ｄ変換器１６、加算回路１７に与える。このタイミン
グパルスに従って、Ａ／Ｄ変換器１６はＡ／Ｄ変換し、
加算回路１７では加算を行う。設定回数加算された結果
はラッチ回路１８を経てコンピュータ３に読み込まれ
る。加算回数は設定装置４から任意の値に変更できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、医療分野に
おけるＸ線ＣＴ装置やガンマカメラ、ポジトロン放射ト
モグラフィ（ＰＥＴ）装置等でのＸ線やγ線等の放射線
を計測する場合等に用いられるディジタル積分回路に関
する。

【０００２】

【従来の技術】例えば、放射線計測では、放射線検出器
で放射線を計測し、計測されたデータは、電圧値等のア
ナログパルスとして放射線検出器からランダムに出力さ
れる。また、このランダムに出力されるアナログパルス
を積分（システムクロックパルスに同期させてＡ／Ｄ変
換して所定回数加算）して、コンピュータ等でデータ処
理する場合がある。このような場合、放射線検出器から
のランダムなアナログパルスをディジタル積分回路に入
力して、ディジタル積分回路でアナログパルスの積分を
行い、積分結果をコンピュータ等に供給している。

【０００３】この種のディジタル積分回路は、従来、例
えば、アナログパルスの入力開始後、システムクロック
パルスの立ち上がりのタイミングでＡ／Ｄ変換器による
Ａ／Ｄ変換を開始し、Ａ／Ｄ変換開始以後、システムク
ロックパルスに同期させて逐次Ａ／Ｄ変換しながら、得
られたディジタルデータを加算し、ディジタルデータの
加算が所定回数行われるとＡ／Ｄ変換とディジタルデー
タの加算とを終了するように構成されている。また、Ａ
／Ｄ変換の開始を、アナログパルスの入力開始後、シス
テムクロックパルスの立ち下がりのタイミングで行われ
るように構成された装置もある。さらに、上記いずれの
装置もディジタルデータの加算は、予め決められた回数
行われるように構成されている。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、従来装置によれば、Ａ／Ｄ変換の開始
は、システムクロックパルスの立ち上がりまたは立ち下
がりのいずれかのタイミングで行われるので、積分結果
に大きな誤差を含むという問題がある。

【０００５】これを、Ａ／Ｄ変換の開始がシステムクロ
ックパルスの立ち上がりのタイミングで行われるように
構成された従来装置を例に採り、図６を参照して説明す
る。例えば、図６（ａ）に示すように、アナログパルス
の入力開始ＩＰ後、すぐにシステムクロックパルスが立
ち上がると、ＳＰ₁、ＳＰ₂、…、ＳＰ_Nにおけるアナ
ログ信号ＡＳ₁、ＡＳ₂、…、ＡＳ_NがＡ／Ｄ変換さ
れ、ＡＳ₁、ＡＳ₂、…、ＡＳ_Nに対するディジタルデ
ータの合計が積分結果として出力される。

【０００６】しかしながら、アナログパルスはランダム
に入力されるので、例えば、図６（ｂ）に示すように、
アナログパルスの入力開始直前でシステムクロックパル
スが立ち上がることもあり、このような場合には、Ａ／
Ｄ変換の開始が、システムクロックパルスの約１周期Ｔ
だけ遅れる結果、積分結果は、ＳＰ₁’、ＳＰ₂’、
…、ＳＰ_N’におけるアナログ信号ＡＳ₁’、Ａ
Ｓ₂’、…、ＡＳ_N’に対するディジタルデータの合計
となり、図６（ａ）の場合と比べると、積分結果に大き
な誤差が生じることになる。なお、図６（ａ）、（ｂ）
は、同一のアナログパルス、システムクロックパルスに
対して、アナログパルスの入力タイミングが略最大にず
れた場合を示している。また、上記のような問題は、Ａ
／Ｄ変換の開始をシステムクロックパルスの立ち下がり
のタイミングで行うように構成さた従来装置においても
同様に起こり得る。すなわち、従来装置では、システム
クロックパルスに対するアナログパルスの入力のタイミ
ングのずれによって、Ａ／Ｄ変換の開始が最大でシステ
ムクロックパルスの１周期Ｔ分遅れるので、積分結果は
そのＡ／Ｄ変換開始の遅れに応じた大きな誤差を含むこ
とになる。

【０００７】また、上記のような問題を軽減するために
は、例えば、図６（ｃ）に示すように、システムクロッ
クパルスの周波数を高く（図６（ｃ）では、図６
（ａ）、（ｂ）に示すシステムクロックパルスの周波数
の２倍の周波数のシステムクロックパルスを示してい
る）することによって、Ａ／Ｄ変換の開始の遅れを小さ
くでき、積分結果の誤差を軽減させることができる。し
かしながら、システムクロックパルスの周波数を高くす
るためには、装置を構成するために用いられるＩＣが高
価になりコスト高を招くし、システムクロックパルスの
周波数を高くするのにも技術的な限界があるので、現実
的ではない。

【０００８】また、従来装置では、加算回数が固定であ
るので、多様な計数率の計測に対応できないという問題
もある。これを図７を参照して説明する。計数率が低い
計測においては、例えば、図７（ａ）、（ｂ）に示すよ
うに、各アナログパルスは、分離されて入力されるが、
計数率が高い計測においては、例えば、図７（ｃ）に示
すように、複数個（図５では２個）のアナログパルスが
重なって入力され易くなる。例えば、加算回数が低い計
数率に対応して決められていた場合（Ｎとしていた場
合）には、高い計数率の計測の際、複数個（２個）のア
ナログパルスに渡って積分することになり、正確な計測
（コンピュータ等での正確な計測データに対する処理）
が行えないことになる。一方、加算回数が高い計数率に
対応して決められていた場合（Ｍとしていた場合）に
は、低い計数率の計測の際、各アナログパルスの積分が
不十分になり、正確な計測（コンピュータ等での正確な
計測データに対する処理）が行えないことになる。

【０００９】この発明は、このような事情に鑑みてなさ
れたものであって、システムクロックパルスの周波数を
変えずに、積分結果の精度を向上させることができると
ともに、多様な計数率の計測に対応することができるデ
ィジタル積分回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】この発明は、このような
目的を達成するために、次のような構成をとる。すなわ
ち、この発明は、ランダムに入力されるアナログパルス
を、システムクロックパルスに同期させて、Ａ／Ｄ（ア
ナログtoディジタル）変換手段で逐次Ａ／Ｄ変換しなが
ら、得られたディジタルデータを加算手段で所定回数加
算して出力するディジタル積分回路において、（ａ）前
記ディジタルデータの加算回数を任意に設定する加算回
数設定手段と、（ｂ）前記アナログパルスの入力開始
後、前記システムクロックパルスの立ち上がりまたは立
ち下がりのいずれか早い方のタイミングで前記Ａ／Ｄ変
換を開始させ、Ａ／Ｄ変換開始以後、前記システムクロ
ックパルスに同期させて逐次Ａ／Ｄ変換させながら、得
られたディジタルデータを加算させ、前記加算回数設定
手段で設定された加算回数だけディジタルデータの加算
が行われると前記Ａ／Ｄ変換と前記ディジタルデータの
加算とを終了させるタイミングパルスを前記Ａ／Ｄ変換
手段と前記加算手段に与えるタイミングパルス供給手段
とを備えたものである。

【００１１】

【作用】この発明の作用は次のとおりである。加算回数
設定手段からは、計数率に応じた加算回数が設定され
る。タイミングパルス供給手段は、アナログパルスの入
力開始後、システムクロックパルスの立ち上がりまたは
立ち下がりのいずれか早い方のタイミングでＡ／Ｄ変換
を開始させ、Ａ／Ｄ変換開始以後、システムクロックパ
ルスに同期させて逐次Ａ／Ｄ変換させながら、得られた
ディジタルデータを加算させ、加算回数設定手段で設定
された加算回数だけディジタルデータの加算が行われる
とＡ／Ｄ変換とディジタルデータの加算とを終了させる
タイミングパルスをＡ／Ｄ変換手段と加算手段に与え
る。Ａ／Ｄ変換手段はこのタイミングパルスに従ってＡ
／Ｄ変換し、また、加算手段は、このタイミングパルス
に従ってＡ／Ｄ変換で得られたディジタルデータを加算
していく。

【００１２】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１は、この発明の一実施例に係るディジタ
ル積分回路の概略構成を示すブロック図であり、図２
は、実施例装置の動作を説明するためのタイミングチャ
ートである。

【００１３】このディジタル積分回路１の構成をその動
作に従って説明する。放射線検出器２からランダムに出
力されるアナログパルスは、ディジタル積分回路１に取
り込まれる。ディジタル積分回路１は、取り込んだアナ
ログパルスをプリアンプ１１で波形整形し、波形整形さ
れたアナログパルスはコンパレータ１２と遅延回路１３
とに供給される。コンパレータ１２では、供給されたア
ナログパルスと基準値ＨＬ（図２参照）とを比較し、基
準値ＨＬ以上となったタイミングをアナログパルスの入
力開始とし、アナログパルスの入力開始後、基準値ＨＬ
以下となったタイミングをアナログパルスの入力終了と
した、アナログパルスの入力中、Ｈレベルを維持するパ
ルス（図２参照）を、この発明におけるタイミングパル
ス供給手段としてのタイミングパルス供給回路１４に供
給する。なお、基準値ＨＬは、通常入力されるアナログ
パルスのピークの１／１０〜１／２０程度に設定されて
いる。

【００１４】タイミングパルス供給回路１４には、上記
コンパレータ１２からの出力パルス以外にもシステムク
ロック１５からのシステムクロックパルス（図２参照）
と、コンピュータ３からのカウンタプリセット値（ディ
ジタルデータの加算回数の設定値）とが供給されてお
り、これら各パルスやデータ等に基づき、Ａ／Ｄ変換手
段としてのＡ／Ｄ変換器１６のＡ／Ｄ変換の開始やＡ／
Ｄ変換のタイミング、加算手段としての加算回路１７の
加算のタイミング、ラッチ回路１８のラッチのタイミン
グ、コンピュータ３の積分結果の取込みのタイミング等
を制御するパルスを作成して、Ａ／Ｄ変換器１６、加算
回路１７、ラッチ回路１８、コンピュータ３に供給す
る。

【００１５】タイミングパルス供給回路１４の詳細構成
は後述するが、このタイミングパルス供給回路１４で
は、アナログパルスの入力開始後、システムクロックパ
ルスの立ち上がりまたは立ち下がりのいずれか早い方の
タイミングでＡ／Ｄ変換を開始させ、Ａ／Ｄ変換開始以
後、システムクロックパルスに同期させて逐次Ａ／Ｄ変
換させながら、得られたディジタルデータを加算させ、
与えられた加算回数だけディジタルデータの加算が行わ
れるとＡ／Ｄ変換とディジタルデータの加算とを終了さ
せるタイミングパルス（図２参照）を作成するととも
に、積分の終了に応じたラッチパルス（図２参照）や積
分結果の取込みパルス（図２参照）等を作成する。

【００１６】遅延回路１３では、上記タイミングパルス
供給回路１４でタイミングパルスが作成される時間だけ
遅らせて、アナログパルスをＡ／Ｄ変換器１６に供給す
る。Ａ／Ｄ変換器１６では、タイミングパルス供給回路
１４からのタイミングパルスに従って、供給されるアナ
ログパルスを逐次Ａ／Ｄ変換して、ディジタルデータを
加算回路１７に供給する。加算回路１７では、タイミン
グパルス供給回路１４からのタイミングパルスに従っ
て、供給されるディジタルデータを加算していき、加算
結果は、順次ラッチ回路１８に供給する。そして、ラッ
チ回路１８では、タイミングパルス供給回路１４からの
積分の終了に応じたラッチパルスに従って積分結果をラ
ッチする。また、コンピュータ３では、タイミングパル
ス供給回路１４からの積分結果の取込みパルスに従っ
て、ラッチ回路１８にラッチされた積分結果を取り込
み、所定のデータ処理を行う。なお、このコンピュータ
３は、システムクロック１５からのシステムクロックパ
ルスに従って動作する。

【００１７】以後、放射線検出器２からアナログパルス
が供給されるたびに、上述と同様の動作が繰り返され
る。

【００１８】なお、加算回数（カウンタプリセット値）
は、設定装置４から入力された値がコンピュータ３を介
してタイミングパルス供給回路１４に与えられる。この
加算回数は、対象となる計測によって、実験的または経
験的に知られている計数率に応じた値を、計測に先立
ち、オペレータにより設定装置４から設定される。な
お、この設定装置４とコンピュータ３とは、この発明に
おける加算回数設定手段に相当する。

【００１９】次に、上記タイミングパルス供給回路１４
の一例に係る詳細構成を図３ないし図５を参照して説明
する。図３は、実施例装置のタイミングパルス供給回路
の一例の構成を示す回路図であり、図４、図５は、タイ
ミングパルス供給回路の動作を説明するためのタイミン
グチャートである。

【００２０】図３中、符号２１はカウンタを示す。この
カウンタ２１は、図４（ａ）に示すように、ＣＬＯＣＫ
に入力されるパルス（の立ち上がり）をカウントし、そ
のカウント値が、カウントプリセット値（コンピュータ
３から与えられるデータ）と一致すると、ＲＣからＬパ
ルスを出力する。また、ＬＯＡＤからＬパルスが入力さ
れると、カウント値を０クリアする。ＬＯＡＤは、ＯＲ
ゲート２２からの出力が入力されている。このＯＲゲー
ト２２への入力は、一方が上記ＲＣからの出力であり、
他方は、電源とコンデンサとにより、電源投入後、常に
Ｈが維持されている。従って、ＲＣからＬパルスが出力
されるたびに、ＬＯＡＤにＬパルスが入力されるので、
カウンタ値がカウンタプリセット値までカウントされる
たびに、カウンタ値が０クリアされる動作を繰り返す。
また、ＣＬＯＣＫへの入力パルスは、後述するように、
図２のタイミングパルスであり、すなわち、Ａ／Ｄ変換
と、ディジタルデータの加算とのタイミングごとにカウ
ンタ値がカウントアップされることになる。さらに、Ｒ
Ｃからの出力は、図２のラッチパルスと、積分結果の取
込みパルスとして、ラッチ回路１８とコンピュータ３に
与えられるとともに、Ｄフリップフロップ２３のクリア
入力端子ＣＬＲにも与えられている。

【００２１】Ｄフリップフロップ２３の同期入力端子Ｃ
にはコンパレータ１２からの出力パルス（図２参照）が
入力され、Ｄ端子にはＨが入力され、また、Ｑ端子から
の出力はＤフリップフロップ２４、２５のクリア入力端
子ＣＬＲに与えられている。すなわち、このＤフリップ
フロップ２３は、図４（ｂ）に示すように、プリセット
カウント値分の加算（積分）が終了すると、Ｌを出力
し、後述するようにＤフリップフロップ２４、２５を非
動作状態にし、コンパレータ１２からの出力パルスの立
ち上がり（アナログパルスの入力開始）により、Ｈを出
力し、後述するようにＤフリップフロップ２４、２５を
動作状態にする。

【００２２】Ｄフリップフロップ２４、２５のＤ端子に
は、互いのＱバー端子からの出力が与えられ、Ｄフリッ
プフロップ２４の同期入力端子Ｃには、システムクロッ
クパルスがそのまま入力され、Ｄフリップフロップ２５
の同期入力端子Ｃには、インバータ２６を経てシステム
クロックパルスの立ち上がりと立ち下がりとが逆転され
たパルスが入力されている。Ｄフリップフロップ２４の
Ｑ端子からの出力は、ＡＮＤゲート２７、ＯＲゲート２
８を経て、また、Ｄフリップフロップ２５のＱ端子から
の出力は、ＡＮＤゲート２９、ＯＲゲート２８を経て、
タイミングパルス（図２参照）として、Ａ／Ｄ変換器１
６、加算回路１７に与えられるとともに、カウンタ２１
のＣＬＯＣＫにも与えられている。なお、図３中の符号
３０は遅延回路を示す。

【００２３】すなわち、Ｄフリップフロップ２３からＬ
が出力されている状態では、Ｄフリップフロップ２４、
２５の各Ｑ端子からはＬが出力され、各Ｑバー端子から
はＨが出力されている。このＤフリップフロップ２４、
２５の非動作状態で、コンパレータ１２からの出力パル
スの立ち上がり（アナログパルスが入力開始された）
後、例えば、図５に示すように、システムクロックパル
スの立ち上がりが立ち下がりよりも早く現れる（図２の
左側のアナログパルスに対する処理に相当する）と、Ｄ
フリップフロップ２４のＱ端子からはＨが、Ｑバー端子
からはＬが出力され、それが維持される結果、Ｄフリッ
プフロップ２５のＱ端子からの出力は、システムクロッ
クパルスに影響されず、常にＬが維持され、ＡＮＤゲー
ト２９からの出力はＨに維持される。これにより、Ａ／
Ｄ変換が開始状態となり、以後は、システムクロックパ
ルスに同期して、ＯＲゲート２８からＡ／Ｄ変換器１
６、加算回路１７に与えられるタイミングパルス（図２
参照）が出力され、カウンタ２１のカウント値がカウン
トさせる。

【００２４】また、このＤフリップフロップ２４、２５
の非動作状態で、コンパレータ１２からの出力パルスの
立ち上がり後、システムクロックパルスの立ち下がりが
立ち上がりよりも早く現れる（図２の右側のアナログパ
ルスに対する処理に相当する）と、上記図５のＤフリッ
プフロップ２４と２５との動作が逆転する。すなわち、
インバータ２６でシステムクロックパルスの立ち上がり
と立ち下がりとが逆転されてＤフリップフロップ２５の
同期入力端子Ｃに入力される結果、Ｄフリップフロップ
２５のＱ端子からはＨが、Ｑバー端子からはＬが出力さ
れ、それが維持される結果、Ｄフリップフロップ２４の
Ｑ端子からの出力は、システムクロックパルスに影響さ
れず、常にＬが維持され、ＡＮＤゲート２７からの出力
はＨに維持される。これにより、Ａ／Ｄ変換が開始状態
となり、以後は、システムクロックパルスに同期して、
ＯＲゲート２８からタイミングパルス（図２参照）が出
力され、カウンタ２１のカウント値がカウントさせる。

【００２５】すなわち、Ｄフリップフロップ２４、２５
の動作状態では、アナログパルスの入力開始後、システ
ムクロックパルスの立ち上がりまたは立ち下がりのいず
れか早い方のタイミングでＡ／Ｄ変換が開始され、Ａ／
Ｄ変換開始後は、システムクロックパルスに同期して、
Ａ／Ｄ変換等が行われるようにタイミングパルスが発生
される。また、１回の積分の加算回数は、上述したよう
にカウンタ２１で制御され、設定された加算回数分の加
算が終了すると、カウンタ２１のＲＣからＬパルスが出
力され、ラッチパルスがラッチ回路１８に、積分結果の
取り込みパルスがコンピュータ３に出力されるととも
に、Ｄフリップフロップ２４、２５は非動作状態にされ
る。なお、ＯＲゲート２２からの出力が、加算回路１７
に与えられているが、これは、加算回路１７における加
算値をクリアするためのものである。

【００２６】Ｄフリップフロップ２４、２５の非動作状
態では、Ｄフリップフロップ２４、２５のＱ端子からの
出力がＬに維持される結果、ＯＲゲート２８からの出力
は、システムクロックパルスに影響されず、常にＬが維
持され、Ａ／Ｄ変換やディジタルデータの加算は行われ
ず、カウンタ２１のカウントも行われない。そして、ラ
ンダムに入力されるアナログパルスが次に入力される
と、Ｄフリップフロップ２４、２５が動作状態になり、
上述したようにそのアナログパルスの積分が行われるこ
とになる。

【００２７】なお、タイミングパルス供給回路１４は、
図２の構成のものに限らず、その他の構成で実現しても
よい。

【００２８】この実施例装置によれば、例えば、図６
（ａ）の場合では、システムクロックパルスの立ち上が
りのタイミングでＡ／Ｄ変換が開始され、一方、図６
（ｂ）の場合では、システムクロックパルスの立ち下が
りのタイミングでＡ／Ｄ変換が開始されるので、従来装
置と同じ周波数のシステムクロックを用いても、Ａ／Ｄ
変換の開始のずれが、最大でもそのシステムクロックパ
ルスの１／２周期に縮めることができ、その結果、シス
テムクロックパスルの周波数を変えることなく、従来装
置に比べて積分結果の精度の向上を図ることができる。

【００２９】また、例えば、図７（ａ）、（ｂ）のよう
に低い計数率の計測の場合には、加算回数をＮに設定
し、一方、図７（ｃ）のように高い計数率の計測の場合
には、加算回数をＭに設定すれば、それぞれの計数率に
最適な加算回数で積分することができる。

【００３０】

【発明の効果】以上の説明から明らかなように、この発
明によれば、アナログパルスの入力開始後、システムク
ロックパルスの立ち上がりまたは立ち下がりのいずれか
早い方のタイミングでＡ／Ｄ変換を開始させるように構
成したので、Ａ／Ｄ変換の開始のずれが、最大でも従来
装置のシステムクロックパルスの１／２周期に縮めるこ
とができ、その結果、システムクロックパルスの周波数
を変えることなく、従来装置に比べて積分結果の精度の
向上を図ることができる。しかも、積分結果の精度の向
上を図るために、高価なＩＣや技術的に難しいＩＣ等を
用いることもない。

【００３１】また、ディジタルデータの加算回数を任意
に設定することができるので、計数率に最適な加算回数
を選択することができ、計数率が異なる計測に柔軟に対
応することができるディジタル積分回路を実現できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るディジタル積分回路
の概略構成を示すブロック図である。

【図２】実施例装置の動作を説明するためのタイミング
チャートである。

【図３】実施例装置のタイミングパルス供給回路の一例
の構成を示す回路図である。

【図４】タイミングパルス供給回路の動作を説明するた
めのタイミングチャートである。

【図５】タイミングパルス供給回路の動作を説明するた
めのタイミングチャートである。

【図６】従来装置の課題を説明するための図である。

【図７】従来装置の課題を説明するための図である。

【符号の説明】

１ … ディジタル積分回路２ … 放射線検出器３ … コンピュータ４ … 設定装置１１ … プリアンプ１２ … コンパレータ１３ … 遅延回路１４ … タイミングパルス供給回路１５ … システムクロック１６ … Ａ／Ｄ変換器１７ … 加算回路１８ … ラッチ回路

Claims

【特許請求の範囲】

【請求項１】ランダムに入力されるアナログパルス
を、システムクロックパルスに同期させて、Ａ／Ｄ（ア
ナログtoディジタル）変換手段で逐次Ａ／Ｄ変換しなが
ら、得られたディジタルデータを加算手段で所定回数加
算して出力するディジタル積分回路において、（ａ）前
記ディジタルデータの加算回数を任意に設定する加算回
数設定手段と、（ｂ）前記アナログパルスの入力開始
後、前記システムクロックパルスの立ち上がりまたは立
ち下がりのいずれか早い方のタイミングで前記Ａ／Ｄ変
換を開始させ、Ａ／Ｄ変換開始以後、前記システムクロ
ックパルスに同期させて逐次Ａ／Ｄ変換させながら、得
られたディジタルデータを加算させ、前記加算回数設定
手段で設定された加算回数だけディジタルデータの加算
が行われると前記Ａ／Ｄ変換と前記ディジタルデータの
加算とを終了させるタイミングパルスを前記Ａ／Ｄ変換
手段と前記加算手段に与えるタイミングパルス供給手段
とを備えたことを特徴とするディジタル積分回路。