JP2877368B2 - Ｉｃ試験装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はICが正常に動作するか否かを試験するIC試
験装置に関する。

「従来の技術」 IC試験装置では被試験ICに試験パターン信号を与え、
この試験パターン信号の書込と読出を行なって、読出し
た出力が予め予定した期待値と一致するか否かを見て、
被試験ICが正常に動作したか否かを判定する。

被試験ICに与える信号はその与える端子の機能によっ
て各種のタイミングが割当てられる。

このためパターン発生器の外にタイミングパルス発生
器が設けられ、このタイミングパルス発生器から出力さ
れるタイミングパルスと、パターン発生器から出力され
るパターン情報とによって試験パターン信号が生成され
る。

タイミングパルス発生器の設置形式に二つの形式が考
えられている。その一つは資源分配方式と呼ばれ、他の
一つはパーピン方式と呼ばれている。

資源分配方式は被試験ICの各端子に必要とされるタイ
ミングデータを共用し、各端子で必要なタイミングを持
つタイミングパルスを各端子毎に設けた波形発生部に分
配し、試験パターン波形を生成する。

パーピン方式は被試験ICの各端子毎にタイミングパル
ス発生器を設け、各端子毎に単独でタイミングパルスを
生成し、試験パターン信号を発生させる。

パーピン方式は各端子毎にタイミングの設定を独立し
て設定できることから各端子のタイミングの設定が自由
であり、テストプログラムの作成を容易に行なうことが
できる等の利点がある。この点で資源分配方式より優れ
ており、パーピン方式が主流になりつつある。

「発明が解決しようとする課題」 パーピン方式を採るとき下記のような不都合が生じ
る。

つまりパーピン方式を採るとき、上述したように被試
験ICの各端子毎にタイミングパルス発生器が設けられ
る。タイミングパルス発生器は制御器から送られて来る
タイミング情報に従ってタイミングパルスを生成する動
作を行なう。

制御器は試験開始時に各端子に設定されたタイミング
情報からタイミングパルス生成データを作成し、このタ
イミングパルス生成データを各タイミングパルス発生器
に送り出し、各タイミングパルス発生器から設定された
タイミングでタイミングパルスを生成させる。

制御器は各端子別にタイミングパルス生成データを作
成するからこのタイミングパルス生成データを作成する
時間が長くなる欠点がある。特に被試験ICは端子の数が
増加する傾向にあることからタイミングパルス生成デー
タの作成時間は益々長くなる傾向にある。

タイミングパルス生成データの作成は試験開始毎に実
行されたり、或は試験中に１つの試験項目が終了し、他
の項目の試験を開始する場合等に実行される。従って試
験に要する全体の時間に占める割合は比較的小さいが、
試験の開始時に必ず実行しなくてはならないから、タイ
ミングパルス生成データの作成時間が長くなると、IC試
験装置の利用効率が低下する不都合も生じる。

この発明の目的はタイミングパルス生成データの作成
を短時間に済ませることができるパーピン方式を探るIC
試験装置を提供しようとするものである。

「課題を解決するための手段」 この発明のIC試験装置は、基準周期発生器と、この基
準周期発生器から出力される基準周期信号を、設定され
た粗遅延データに応じた所定クロック周期分遅延させて
出力する粗遅延回路と、この粗遅延回路から出力された
遅延パルスに、設定された微小遅延データに応じた微小
遅延を与え、上記粗遅延回路の遅延量に微小遅延を加え
上記基準周期信号から所望の遅延時間ガ与えられたパル
スを出力する微小遅延回路とから成るタイミングパルス
発生器を被試験ICの各端子毎に設けて成るIC試験装置に
おいて、 入力された遅延データと減算器の出力データとのいず
れかを選択する信号選択回路と、上記信号選択回路の出
力データを記憶する第１レジスタと、入力された基準ク
ロックの１周期に相当するデータを記憶する第２レジス
タと、上記第１レジスタの記憶したデータと上記第２レ
ジスタの記憶したデータとを比較する比較器と、上記比
較器の比較結果を記憶するフリップフロップと、上記フ
リップフロップの記憶した結果と上記基準クロックとの
ANDをとるAND回路と、上記AND回路の出力を計数するカ
ウンタと、上記第１レジスタの記憶したデータから上記
第２レジスタの記憶したデータを減算する上記減算器と
を具備する演算手段を有し、上記カウンタの計数値を上
記粗遅延回路に設定する粗遅延データとし、上記減算器
の減算結果を上記微小遅延回路に設定する微小遅延デー
タとする。

「実施例」 第１図はこの発明の一実施例を示す。図中100は被試
験IC、200はこの被試験IC100の各端子毎に設けたタイミ
ングパルス発生器、300はこのタイミング発生器200から
出力されるタイミングパルスとパターン発生器400から
与えられるパターンデータ、波形モード等によってテス
トパターン信号を生成する波形発生器、500はこの発明
で提案する演算手段を示す。

タイミングパルス発生器200は基準周期発生器201と、
この基準周期発生器201が発生する基準周期パルスから
所望のクロック分の遅延量を与える粗遅延回路202と、
この粗遅延回路202で与えられた粗遅延に更に微少な遅
延量を与えて目的のタイミングを得る微少遅延回路203
とによって構成される。

基準周期発生器201は例えば第３図に示すように、ｎ
ビットカウンタ201Aと、ｎビットラッチ回路201Bと、一
致検出回路201Cと、二個のフリップフロップ201D、201E
とによって構成される。

ｎビットカウンタ201Aはクロック入力端子CKに第４図
Ａに示す基準クロックMCLKが与えられ、この基準クロッ
クMCLKを計数する。

ｎビットラッチ回路201Bはパターン発生器400から送
られて来る設定周期データDATAをロード指令信号LDでラ
ッチし、そのラッチ出力を一致検出回路201Cに与える。

一致検出回路201Cはｎビットカウンタ201Aの計数値が
ｎビットラッチ201Bのラッチ出力と一致するか否かを監
視する。ｎビットカウンタ201Aの計数値がｎビットラッ
チ回路201Bのラッチ出力と一致するとフリップフロップ
201Dのデータ入力端子Ｄに第４図Ｂに示すＨ論理パルス
Pbを与える。

フリップフロップ201Dのクロック入力端子CKには遅延
素子201Fを通じて基準クロックMCLK′が与えられるか
ら、この基準クロックMCLK′が与えられた時点でフリッ
プフロップ201DはＨ論理を読込む。

このＨ論理は遅延素子201Gを通じてｎビットカウンタ
201Aのリセット端子Ｒに与えられてｎビットカウンタ20
1Aをリセットすると共に遅延素子201Hを通じてフリップ
フロップ201Dのリセット端子Ｒにも与えられてフリップ
フロップ201Dをリセットする。従って出力端子201Jには
遅延素子201Hの遅延時間DL₁に相当するパルス幅を持つ
パルスRATEが出力される。

このパルスRATEはｎビットラッチ回路201Bのにラッチ
したデータDATAの値に対応した数のクロックMCLKを計数
する毎に出力され、基準周期Ｔが規定される。

フリップフロップ201EはクロックMCLK′を受けて、毎
回Ｈ論理を読込む。そのＨ論理の読込毎に、その出力に
Ｈ論理を出力し、そのＨ論理が遅延素子201Iを通じてリ
セット端子Ｒに帰還されるから結局出力端子201Kにはク
ロックMCLK′に同期したパルスMMCLKが出力される。

粗遅延回路202は第５図に示すように構成される。粗
遅延回路202は基準周期発生器201と同様に、ｎビットカ
ウンタ202Aと、ｎビットラッチ回路202Bと、一致検出回
路202Cと、フリップフロップ202Dとによって構成するこ
とができる。

ｎビットカウンタ202Aのクロック入力端子CKには基準
周期発生器100から出力されたクロックMMCLK（第６図
Ａ）を与え、このクロックMMCLKを計数する。またリセ
ット端子Ｒにはは基準周期信号RATE（第６図Ｂ）を与
え、ｎビットカウンタ202Aを基準周期Ｔ毎にリセットす
る。

ｎビットラッチ回路202Bには後で説明する演算手段50
0から演算結果を与える。この演算結果はロード指令信
号LDによってｎビットラッチ回路202Bに取込まれる。

ｎビットラッチ回路202Bに取込まれた演算結果は一致
検出回路202Cに与えられ、一致検出回路202Cはｎビット
カウンタ202Aの計数値と一致したか否かを監視する。

一致検出回路202Cはｎビットカウンタ202Aの計数値が
ｎビットラッチ回路202Bのラッチ出力と一致するとＨ論
理信号Pc（第６図Ｃ）を出力し、このＨ論理信号Pcをフ
リップフロップ202Dのデータ入力端子Ｄに与える。

フリップフロップ202Dのクロック入力端子CKには遅延
素子202Fを通じてクロックMMCLKを与える。従って一致
検出回路202CがＨ論理信号Pcを出力すると、フリップフ
ロップ202DはクロックMMCLKと同期してそのＨ論理信号P
cを読込み、出力端子202GにタイミングパルスPd（第６
図Ｄ）を出力する。このタイミングパルスPdは基準周期
信号RATEから所望のクロック数分遅延したタイミングを
持つ。この例ではｎビットラッチ回路202Bに「４」を入
力し、カウンタ202AがクロックMMCLKを４個計数すると
タイミングパルスPdを出力させるように設定した場合を
示す。

第７図に微少遅延回路203の一例を示す。微少遅延回
路203は微少遅延を与える遅延素子群203Aと、この遅延
素子群203Aを通過した信号を選択的に取出すゲート群20
3Bと、このゲート群203Bのどのゲートを開にするかを制
御する選択回路203Cとによって構成することができる。

選択回路203Cには後で説明する演算手段500から微少
遅延データDATAが与えられ、この微少遅延データDATAに
従ってゲート群203Bのどれか一つのゲートを開に制御す
る。

遅延素子群203Aを構成する各遅延素子は例えば数マイ
クロ秒程度の微少遅延時間を有し、全て直列接続され、
その直列回路の一端に入力端子203Dに与えられるタイミ
ングパルスPdを供給する。ゲート群203Bの各ゲートは直
列接続された遅延素子の各段間に得られる遅延信号を微
少遅延データDATAに従って選択して取出し、所望の微少
遅延時間が与えられたタイミングパルスPeを得る。

このようにして粗遅延回路202と微少遅延回路203とに
よって最終的に基準周期RATEから所望の時間だけ遅延し
たタイミングを持つタイミングパルスPeを得ることがで
き、このタイミングパルスPeを使って被試験IC200の各
端子に与える試験パターン信号のタイミングを規定す
る。

第５図に示した粗遅延回路202及び第７図に示した微
少遅延回路203に入力する遅延データDATAは従来は１個
の制御器で各端子毎に演算によって算出して与えている
から、端子の数が増えるに従ってその設定に時間が掛
る。

これに対しこの発明では被試験IC100の各端子毎にタ
イミングパルス発生器200を設けると共に、このタイミ
ングパルス発生器200毎に第１図に示す演算手段500を設
け、演算手段500によって粗遅延時間と、微遅延時間と
を算出し、その遅延データを粗遅延回路202と、微遅延
回路203とに与えるように構成したものである。

以下に演算手段500の一例を説明する。

演算手段500は第１図に示すようにレジスタ501,502
と、カウンタ503、比較器504、減算器505、信号選択回
路506、フリップフロップ507、アンドゲート508、オア
ゲート509,510等によって構成される。

レジスタ501と502にはデータバス511を通じて遅延デ
ータDELAYと、基準クロックMCLKの１周期に相当するデ
ータDTが与えられ、レジスタ501に遅延データDELAYがロ
ードされ、レジスタ502に基準クロックMCLKの１周期に
相当するデータDTがロードされる。

第２図にその一例を示す。第２図Ａに示す例では遅延
データ、DELAY＝9721μｓ、DT＝1000μｓを与えた場合
を示す。

データバス511を通じて送られて来た遅延データDELAY
と基準クロックMCLKの１周期に相当するデータDTは第２
図ＣとＤに示すロード指令信号DL1とDL2によってレジス
タ501と502に取込まれる。

尚レジスタ501に取込まれる遅延データDELAYは信号選
択回路506が入力端子Ｂ側に切替られてデータバス511を
選択し、データバス511から入力される遅延データDELAY
をレジスタ501に入力する。レジスタ501と502にデータ
がロードされると第２図Ｅに示す選択制御信号SELがＬ
論理に転換し、信号選択回路506は端子Ａ側に切替る。

レジスタ501と502に取込まれた遅延データDELAYと周
期データDTは比較器504と減算器505に与えられる。比較
器504では入力端子ＡとＢに入力されたデータDELAYとDT
の大小を比較し、入力端子Ａに与えたデータDELAYがDEL
AY＞DTの関係にあるとき、出力端子ＹにＬ論理の比較出
力信号を出力する。

この比較出力信号はフリップフロップ507に読込まれ
る。フリップフロップ507がＬ論理の比較出力信号を読
込むと出力端子はＨ論理信号を出力する。このＨ論理
信号はアンドゲート508の一方の入力端子に与え、この
アンドゲート508を開の状態に制御する。

アンドゲート508の他方の入力端子にはクロック入力
端子513から第２図Ｆに示すクロックパルスCLKが与えら
れ、このクロックパルスCLKがオアゲート510と509を通
じてカウンタ503のクロック入力端子CKとレジスタ501の
ロード端子LDに与えられる。

カウンタ503はデータDELAYとDTの大小関係がDELAY＞D
Tの関係にある間クロックCLKを計数する。

レジスタ501と502から出力されたデータは減算器505
でＹ＝DELAY−DTを演算する。その減算結果Ｙは信号選
択回路506を通じてレジスタ501にロードされる。従って
クロックCLKがレジスタ501に供給される毎にレジスタ50
1の内容は第２図Ｉに示すようにDT分ずつ減算された値
がロードされ、この減算結果が再び比較器504と減算器5
05に与えられる。

減算動作はデータの大小関係がDELAY＜DTの関係に反
転するまで続けられる。

つまり、DELAY＜DTの関係になると比較器504は第２図
Ｋに示すようにＨ論理に反転する。フリップフロップ50
7はこのＨ論理を読込み、出力端子にＬ論理を出力す
る。

フリップフロップ507の出力端子がＬ論理に反転す
るとゲート508が閉に制御され、カウンタ503とレジスタ
501に対するクロックCLKの供給は停止する。

結局カウンタ503には減算器505における減算回路Ｍが
得られる。この減算回路ＭはＭ＝DELAY/DTの整数部分に
該当し、その除算の余りは減算器505に残される。

この例では9721/1000とするとＭ＝９、Ｎ＝721とな
る。Ｍは粗遅延時間を示し、Ｎは微少遅延時間に相当す
る。従ってカウンタ503に得られた計数値Ｍを粗遅延回
路202に与え、減算器505に残された余りＮを微少遅延回
路203に与えることにより粗遅延時間と微少遅延時間が
設定される。

「発明の効果」 以上説明したようにこの発明によれば被試験IC100の
各端子毎に設けたタイミングパルス発生器200に対し
て、その全ての演算手段500を付設したから、タイミン
グの設定条件を変更する場合、各タイミングパルス発生
器200に付設した演算手段500が、与えられたデータDELA
YとDTに基づいて一斉に演算を始めるから、極めて短時
間に設定条件が算出されタイミングの設定が終了する。

従って被試験ICの規格の変更、或は試験項目の変更等
に伴なってタイミングパルス発生器200の設定値を変更
する場合、その作業を短時間に済ませることができ、IC
テスト装置の停止時間を短縮することができ、利用効率
を向上することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す接続図、第２図はこ
の発明の動作を説明する波形図、第３図はこの発明の実
施例に用いた基準周期発生器の一例を説明する接続図、
第４図はその動作を説明するための波形図、第５図はこ
の発明の実施例に用いた粗遅延回路の一例を説明するた
めの接続図、第６図はその動作を説明するための波形
図、第７図はこの発明の実施例に用いた微少遅延回路の
一例を示す接続図である。 100:被試験IC、200:タイミングパルス発生器、201:基準
周期発生器、202:粗遅延回路、203:微少遅延回路、300:
波形発生器、400:パターン発生器、500:演算手段

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】A.基準周期発生器と、この基準周期発生器
   から出力される基準周期信号を、設定された粗遅延デー
   タに応じた所定クロック周期分遅延させて出力する粗遅
   延回路と、この粗遅延回路から出力された遅延パルス
   に、設定された微小遅延データに応じた微小遅延を与
   え、上記粗遅延回路の遅延量に微小遅延を加え上記基準
   周期信号から所望の遅延時間ガ与えられたパルスを出力
   する微小遅延回路とから成るタイミングパルス発生器を
   被試験ICの各端子毎に設けて成るIC試験装置において、 B.入力された遅延データと減算器の出力データとのいず
   れかを選択する信号選択回路と、 上記信号選択回路の出力データを記憶する第１レジスタ
   と、 入力された基準クロックの１周期に相当するデータを記
   憶する第２レジスタと、 上記第１レジスタの記憶したデータと上記第２レジスタ
   の記憶したデータとを比較する比較器と、 上記比較器の比較結果を記憶するフリップフロップと、 上記フリップフロップの記憶した結果と上記基準クロッ
   クとのANDをとるAND回路と、 上記AND回路の出力を計数するカウンタと、 上記第１レジスタの記憶したデータから上記第２レジス
   タの記憶したデータを減算する上記減算器とを具備する
   演算手段を有し、 上記カウンタの計数値を上記粗遅延回路に設定する粗遅
   延データとし、 上記減算器の減算結果を上記微小遅延回路に設定する微
   小遅延データとすることを特徴とするIC試験装置。