KR930008418B1 - 상관 슬리버 래치 - Google Patents

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KR930008418B1
KR930008418B1 KR1019900008309A KR900008309A KR930008418B1 KR 930008418 B1 KR930008418 B1 KR 930008418B1 KR 1019900008309 A KR1019900008309 A KR 1019900008309A KR 900008309 A KR900008309 A KR 900008309A KR 930008418 B1 KR930008418 B1 KR 930008418B1
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pulse generator
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에이. 사마라스 윌리암
티. 번 데이비드
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디지탈 이큅먼트 코오포레이숀
로날드 이. 마이릭
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Abstract

내용 없음.

Description

상관 슬리버 래치
제 1 도는 마스터-슬레이브 플립플롭(master-slave flip flop)의 블록도.
제 1a 도는 제 1 도에 대한 타이밍 챠트.
제 2 도는 본 발명에 사용된 래치를 통한 흐름을 나타내는 블록도.
제 2a 도는 제 2 도에 대한 타이밍 챠트.
제 3 도는 마스터-슬레이브 플립플롭간의 클록을 나타내는 논리도.
제 3a 도는 제 3 도에 대한 클록신호 입력의 타이밍 챠트.
제 4 도는 본 발명에서 마스터-슬레이브 플립플롭에 대한 대체물로서 기능을 하는 래치간의 클로킹(clocking)을 나타내는 논리도.
제 4a 도는 제 4 도에 대한 클록신호 입력의 타이밍 챠트.
제 5 도는 본 발명에 사용된 펄스 발생기의 일실시예.
제 6 도는 VLSI 칩상에 다수의 펄스 발생기를 나타낸 본 발명의 블록도.
＊ 도면의 주요부분에 대한 부호의 설명
5, 10, 12 : 플립플롭 6 : 상태 장치 출력
7 : 상태 장치 입력 8, 11 : 주기클록
9, 30, 32 : 래치 13 : 입력데이터
14, 34, 40 : 지연회로 16, 36 : 소오스클록
18, 38 : 목적클록 50 : 클록소오스
54 : AND게이트 56 : 핀
58 : 칩 59 : 분배단
60, 62, 64 : 블록
본 발명은 VLSI 회로 설계에 관한 것으로, 구체적으로는 VLSI 회로 설계내에서 마스터-슬레이브 플립플롭(master-slave flip flop)에 대한 대체 기능으로서 실행하기 위한 간단한 순차 래치(flow though latch) 회로의 사용에 관한 것이다. 대부분의 고속 컴퓨터 래치 및 그들 회로 설계내에서 플립플롭과 같은 쌍안정 소자 또는 상태 장치를 이용한다. 상태 장치에 대해 사용되는 동기식 클록 방식과 관련하여 컴퓨터에 사용되는 상태 장치의 형태는 고속 컴퓨터의 속도 및 효능을 결정한다.
동기식 클록 시스템은 클록에 동기하여 상태 장치의 한 그룹으로부터 다음 그룹으로 데이터가 흐르도록 설정된다. 일반적인 컴퓨터 시스템에서, 동기식 클록 방식은 단일 위상 또는 다중 위상을 갖는다. 컴퓨터 설계에 선택되는 클록 시스템의 형태는 타이밍 제약과 더불어 설계에 선택되는 상태 장치의 형태에 따른다.
일반적인 고속 컴퓨터에 사용되는 상태 장치의 가장 공통된 2가지 형태는 소위 플립플롭 및 래치 또는 마스터-슬레이브 플립플롭을 포함한다.
플립플롭은 2가지 안정 상태중 하나를 표시하고, 재생 방식으로 이들 상태 사이에서 전환 가능한 전자식 상태 장치이다. 논리 회로에서 상기 2가지 상태는 논리 1과 논리 0에 대응하여 이루어진다, 따라서, 플립플롭은 디지탈 프로세서내에서 이용되는 1비트 메모리 소자이다.
플립플롭은 D 플립플롭 및 마스터-슬레이브 플립플롭을 포함하는 각종 형태로 이용가능하다. D 플립플롭은 단일 입력 D를 갖는 클록된 플립플롭이다. D 플립플롭 출력 Q는 클록신호의 주어진 전이가 2개의 논리 상태 사이에서 발생할때만 D 입력의 현재 상태를 갖게 된다. 마스터-슬레이브 플립플롭은 클록신호의 상보형 전이에 따라 클록되는 마스터와 슬레이브 소자를 포함한다. 데이터는 소자에서부터 슬레이브소자로, 그 다음에 슬레이브 소자에 뒤따르는 출력 소자로만 전송되며, 따라서 마스터-슬레이브에서 출력소자로의 데이터 전송은 안정화 된다. 마스터-슬레이브의 동작은 플립플롭의 구동시에 전파 지연의 결과로서 단일 소자의 플립플롭에서 발생할 수 있는 불명료한 출력의 가능성을 제거한다.
래치는 단일 비트이 데이터를 일시적으로 저장하는 플립플롭의 연장으로 고려될 수 있는 상태 장치이다.
저장은 클록신호로서 제어되며, 주어진 전이는 입력의 현재값에서 래치 출력을 고정시킨다. 클록신회의 주기가 개방되어 있는 동안, 데이터는 래치 출력을 통해 흐르는 래치(순환 래치)의 입력으로 공급된다. 일반적으로, 마스터-슬레이브 플립플롭은 2개의 래치 즉, 마스터 및 슬레이브를 포함한다. 이하에 정의되어 있으며, 명세서 전체를 통하여 사용되는 여러가지 파라미터와 관련하여 상태 장치를 기술한다.
"C"는 클록 사이클에 대한 사이클 시간 또는 주기이다.
"TPd"는 상태 장치를 통한 전달 지연 시간이며, 출력상에서의 대응변화때까지 장치의 클록 또는 데이터 입력 변화간의 시간 간격으로써 정의된다.
"TSU"는 상태 장치에 대한 "데이터 대 클록 설정" 시간이며, 클록펄스의 래칭에지 도달전에 장치의 데이터 입력이 안정상태에 도달하는데 필요한 최소시간 간격으로써 정의된다.
"Thld"는 상태 장치에 대한 클록 대 "데이터 유지 시간"이며, 클록펄스의 래칭에지가 이동된 후 장치의 데이터 입력이 안정 상태에 도달하는데 필요한 최소 시간 간격으로써 정의된다.
"S"는 임의의 목적 래치쌍에 클록 신호가 도달하는 도달 시간간의 바람직하지 못한 차이로써 정의되는 클록 스큐(clock skew)이다. 여기서 도달 시간은 실질적으로 동일한 것으로 간주한다.
"W"는 래치가 개방되어 시간 주기에 대응하는 클록 펄스의 폭이다.
"MIN"또는 MINPATH"는 2개의 상태 장치간의 무난조(race-free) 데이터 전송을 보장하는데 필요한 최소 지연양이다.
"MAX" 또는 "MAXPATH는 2개의 상태 장치간에 허여된 최대 지연양이다.
종래의 컴퓨터들은 그들의 VLSI 설계에 있어서 광범위하게 마스터-슬레이브 플립플롭은 간단한 래치와 같은 전력 및 영역의 2배를 필요로 한다.
VLSI 설계에서 마스터-슬레이브 플립플롭 또는 상태 장치의 위치에 하나의 간단한 래치를 사용하는 것은 요구되는 필요한 클록에 의해 부과된 시간 제약으로 인하여 실행이 매우 어렵다. 따라서, 마스터-슬레이브 플립플롭으로써 기능하며 고속 컴퓨터의 동기적 클록시스템과 결합하여 적절히 동작하는 간단한 래치를 설계할 필요가 있다.
본 발명은 마스터-슬레이브 플립플롭으로써 작용하며, VLSI 설계에서 적절히 동작하기 위해 대략 마스터-슬레이브 플립플롭의 영역 및 전력의 반만을 필요로 하는 마스터-슬레이브 플립플롭에 관한 것이다.
래치 시스템은 마스터-슬레이브 플립플롭의 동작에 필요한 최소 및 최대 지연양을 감소시키도록 슬리버 또는 좁은 펄스를 발생하는 펄스 발생기에 의해 동기식으로 클록된다. 추가로, 펄스 발생기는 펄스폭 크기를 조정하는 문제점을 제거하기 위해 VLSI 칩상에 형성된 상태 장치간의 상관 관계를 이용한다. 단일 펄스 발생기로부터 발생되는 슬리버 펄스는 동일칩상에 위치한 유사한 상태 장치를 클록하는데 사용된다. 대체로, 단일의 칩은 다수의 슬리버 펄스 발생기를 가질 수 있다.
본 발명의 입력, 출력 및 클록 입력을 가진 제 1 순환 래치(first flow throw latch)를 구비한다.
본 발명의 펄스 발생기 회로는 제 1 래치의 클록 입력에 결합된 좁은 펄스를 발생시킨다. 여기서, 제 1 래치 및 펄스 발생기는 동일 칩상의 상태 장치간의 상관 계수를 이용하도록 VLSI 칩상에서 서로 물리적으로 근접 이격되어 있다.
본 발명의 목적은 마스터-슬레이브 플립플롭으로써 작용하는 상관 슬리버 래치를 제공하는 것이다. 본 발명은 실질적으로 마스터-슬레이브 플립플롭에 대해 필요한 전력량과 VLSI 칩에 필요한 영역을 감소시키는데 있다.
본 발명의 추가의 목적은 50% 충격 계수로 분배되는 클록 방식을 사용하는 것이다. 이것은 폭스폭과 무관하게 수행된다.
추가로, 상관 슬리버 래치는 단일 래치가 통상적인 2개의 래치로 구성된 마스터-슬레이브 플립플롭이 아닌 마스터-슬레이브 플립플롭으로서 동작함으로 소수의 클록 분배가 가능하다.
또한 본 발명은 임의의 특정된 문제점이 없이 클록 속도를 증가시킬 수 있다. 고속칩은 좁은 슬리버 클록폭을 갖는다.
마스터 슬레이브 플립플롭 및 래치의 동작을 제 1 도, 제 1a 도, 제 2 도 및 제 2a도와 관련하여 기술한다. 일반적으로 마스터-슬레이브 플립플롭은 래치간에 무난조 동작을 허용하는 방식으로 서로 결합된 2개의 래치를 포함한다. 마스터-슬레이브 플립플롭의 출력 상태는 단지 하나의 주기 클록 에지에 따라 변화한다. 마스터-슬레이브 플립플롭(5)의 무난조 구성은 제 1 도에 예시되어 있으며, 그 동작은 제 1a 도의 타이밍 챠트에 의해 기술한다. 무난조 동작은 쌍안정 소자 또는 상태 장치 출력(6)이 동일한 상태 장치의 입력(7)으로써 사용될 수 있음을 의미한다. 출력은 이전 상태의 함수이므로 특정 클록(8)의 도달점 즉, 클록신호의 상승 에지에서 변화할 수 있다. 데이터는 제 1a 도에 도시한 바와같이 클록 펄스의 상승 에지가 발생하는 경우에만 변화함을 주목해야 한다.
제 2 도에는 클록입력(11)이 개방상태일 때는 언제나 래치(9)를 통해서 데이터(13)가 흐르는 특성을 가진 간단한 래치(9)가 도시되어 있다. 일반적으로, 간단한 투명래치(9)에 대하여, 래치(9)는 클록신호(11)가 하이상태일 때 개방되고 데이터(13)는 클록신호(11)가 로우상태일 때 래치된다. 통상 순환 래치(9)의 동작은 제 2a 도의 타이밍 챠트에 예시되어 있다. 간단한 순환 래치(9)는 클록이 개방상태인 시간 주기동안 난조(racing)하는 데이터로 인하여 데이터(13)를 플립플롭(전술한 마스터-슬레이브 플립플롭)으로 되돌려 보내는데 사용될 수 없음을 주목해야 한다. 이 경우에, 클록이 개방되는 경우, 데이터는 클록신호에 계속적으로 무관하게 순환된다.
제 3 도에는 지연회로(14)에 의해 결합된 2개의 마스터-슬레이브 플립플롭(10 12)을 포함하는 논리회로가 예시되어 있다. 입력 마스터-슬레이브 플립플롭(10)의 출력 Q는 지연회로(14)를 통하여 목적 마스터-슬레이브 플립플롭(12)의 D 입력에 결합된다. 이러한 배열은 2개의 통상적인 마스터-슬레이브 플립플롭을 통하여 데이터의 클로킹을 나타낸다. 마스터-슬레이브 플립플롭(10,12)은 소오스클럭 입력(16) 및 목적클록 입력(18)을 추가로 포함한다. 클록 입력(16, 18)은 단일의 클록소오스이며, 대략 제 3 도의 타이밍 챠트에 도시한 바와 동일한 타이밍을 갖는다.
제 3 도 및 제 3a 도로부터 다음의 마스터-슬레이브 플립플롭식이 유도될 수 있음을 알 수 있다.
최소 지연(MIN DLY)
Figure kpo00001
S＋Thld-Tpd(최소)…………………………………식(1)
최대 지연(MAX DLY)
Figure kpo00002
사이클 -S-TSU-Tpd(최대)………………………식(2)
2개의 마스터-슬레이브 플립플롭(10, 12)간에 무난조 전송을 보장하는데 필요한 요구되는 최소 지연(MIN DLY)은 식(1)에 예시한 바와같이 소오스클록(16)과 목적클록(18)간의 클록스큐(S)+목적마스터-슬레이브 플립플롭(12)에 대한 "클록 대 데이터 유지"시간(Thld)-마스터-슬레이브 플립플롭(10)을 통한 최소전달지연(Tpd) (최소)보다 크거나 같다. 두개의 마스터-슬레이브 플립플롭간에 허용되는 최대지연(MAX DLY)은 식(2)에 예시한 바와같이 사이클시간-클록스큐(S)-목적 마스터-슬레이브 플립플롭(12)에 대한 "데이터 대 클록 설정"시간(TSU)-마스터-슬레이브 플립플롭(10)을 통한 최대전달지연(Tpd) (최대)보다 작거나 같다.
제 4 도에는 지연회로(DLY, 34)를 통하여 서로 결합된 순환 래치(30, 32)가 예시되어 있다. 입력래치(30)의 출력(Q)은 지연회로(34)를 통하여 목적래치(32)의 D 입력에 결합된다, 추가로, 래치(32)의 출력(Q)은 지연회로(40)를 통하여 래치(30)의 D 입력으로서 다시 공급된다. 또, 소오스클록신호(36) 및 목적클록신호(38)는 각기 래치(30, 32)의 클록 입력에 공급된다. 소오스클록신호(36) 및 목적클록신호(38)의 타이밍은 제 4a 도에 도시되어 있다. 래치(30, 32)를 통한 흐름에 대하여, 데이터는 클록신호의 하강 에지에 따라 래치되고, 래치는 클록신호의 상승 에지에 따라 개방됨을 주목해야 한다. 래치(30, 32)의 각각은 이하에 기술하는 바와같은 마스터-슬레이브 플립플롭으로써 동작하도록 구성될 수 있다.
래치회로 동작에 대한 최소 지연(MIN DLY) 및 최대지연(MAX DLY)은 제 4a 도에 예시되어 있으며, 식(3) 및 (4)로 나타낼 수 있다.
최소 지연(MIN DLY)
Figure kpo00003
W＋S＋Thld-Tpd(최소)…………………………식(3)
최대 지연(MAX DLY)
Figure kpo00004
W＋사이클 -S-TSU-Tpd(최대)………………식(4)
최소 지연(MIN DLY)은 식(3)에 예시한 바와같이 래치가 개방되는 시간에 대응하는 클록펄스의 폭(W)+클록 스큐(S)+목적래치(32)에 대한 "클록 대 데이터 유지 "시간(Thld)-래치(30)를 통한 최소 전달 지연(Tpd, 최소)보다 크거나 같다. 최대 지연(MAX DLY)은 식(4)에 예시한 바와같이 사이클 시간-클록스큐(S)-목적래치(32)에 대한 "클록 대 데이터 설정"시간(TSU)-래치(30)를 통한 최대전달지연Tpd, 최대)+클록펄스의 폭(W)보다 작거나 같다.
폭(W)이 제로(0)에 근접함에 따라 래치식(3, 4)은 마스터-슬레이브 플립플롭 식(1, 2)에 유사하게 됨을 알 수있다. W=0에 대해, 식(3, 4)은 식(1, 2)과 동일한 식(5, 6)으로 감소된다.
최소 지연(MIN DLY)
Figure kpo00005
S＋Thld-Tpd(최소)………………………………식(5)
최대 지연(MAX DLY)
Figure kpo00006
사이클 -S-TSU-Tpd(최대)……………………식(6)
이러한 동작으로 인하여, 간단한 래치는 마스터-슬레이브 플립플롭으로써 사용될 수 있다. 실제적인 의미에서 통상 래치는 마스터-슬레이브 플립플롭의 전력의 1/2만을 사용하며, VLSI 설계 영역의 1/2만을 점유한다. 따라서, 최적의 VLSI 설계는 제로(0)에 가까운 클로킹 펄스를 가진 래치들의 사용을 포함한다.
실제적인 구성은 슬리버 폭을 사이클 시간 보다 작은 적어도 1정도의 크기로 예상할 수 있다.
그러나, 펄스폭(W)이 제로(0)와 동일하지 않으므로, 좁은 슬리버 클로킹 펄스를 사용할 수 있다. 제 5 도는 슬리버 펄스를 발생하기 위한 논리회로의 간단한 실시예를 나타내고 있다. 클록소오스(50)는 AND게이트(54)의 입력에 결합되어 있다. 지연회로(52)는 클록소오스(50)와 AND게이트(54)의 인버트 단자 사이에 결합된다. 이 지연회로(52)는 개방된 클록 입력을 가진 래치(52)일 수 있다. 제 5 도의 예는 클록소오스(50)으로부터 AND게이트(54)의 입력에 50%의 충격 계수를 사용한다. 래치(52)에 의해 도입된 지연 Tpd(래치)으로 인하여, 동일한 폭의 Tpd(래치)+Tpd(게이트)를 가진 좁은 슬리버 펄스가 제 5a 도에 도시한 바와같이 발생된다. 이 슬리버 펄스의 폭은 가능한 외형적으로 좁게 구성할 수 있다. 그러나, 물리적으로 좁은 펄스를 VLSI 설계에 전달하는 것은 어렵다. 따라서 설계 구성은 슬리버 폭을 래치전달지연(Tpd)에 정합하도록 해야 한다.
본 발명은 VLSI 칩상의 회로 파라미터와 관련한 상관 계수를 이용하는 것이다. 상관 관계는 2개 또는 그 이상의 회로 파라미터 트랙이 서로 얼마나 잘 관련되는 가로써 정의된다. 그것은 관련될 둘 또는 그 이상의 불규칙 변수에 대한 측정값이다. 예컨데 2개의 다른 상태 장치의 2개의 지연이 서로 100% 관련이 있는 경우, 그들 각각의 지연은 동일하게 된다. 지연이 0% 상호 관련되는 경우 그들간에는 전혀 관련되지 않는다, 상관 계수는 VLSI 칩상에 유사하게 위치한 상태 장치의 특성, 즉 Tpd(최소 및 최대), 전력 소모사 그 부근에 이격된 다른 상태 장치와 근사하게 대응한다는 사실을 고려하고 있다. 이러한 상관 관계는 여러요인들, 즉 칩의 유사한 처리에 기인하며, 물질의 유사한 특성, 즉 칩영역의 실리콘 파라미터는 근사한 칩의 영역에 따라 그리많이 변하지 않는다.
상관 특성은 상태 장치를 이용하여 VLSI 설계에 펄스 발생기를 작동시킴으로써 유리해질 수 있다. 이러한 펄스 발생기로 인하여, 긴밀하게 공간 이격된 상태 장치의 전달지연(Tpd)에 실절적으로 동일한 폭을 가진 슬리버 펄스가 발생될 수 있다.
제 5 도에 도시한 펄스 발생기는 래치(52)를 통하여 전달지연에 실질적으로 동등한 슬리버 폭(W)을 발생시킨다. 따러서, 최악의 경우의 예로서, W=Tpd를 식(3)에 대입하고, 제로(0)에 동일한 폭(W)을 식(2)에 설정함으로써 다음의 식(7, 8)을 얻을 수 있다.
최소 지연(MIN DLY)
Figure kpo00007
Thld＋S(최소)………………………………………식(7)
최대 지연(MAX DLY)
Figure kpo00008
사이클 -S-TSU-Tpd(최대)……………………식(8)
이러한 식은 슬리버 폭(W)이 상태 장치의 전달 기연에 상관되며, 슬리버 펄스가 너무 좁아서 클록된 상태 장치를 통해 전달할 수 없음을 나타내고 있다. 따러서, 슬리버 폭은 항상 예상할 수 있는 최소 경로(MIN PATH)를 보장할 수 있는 폭이어야 한다.
제 6 도는 상관 슬리버 래치가 VLSI 설계 칩(58)상에서 구성되는 방법의 예를 나타내고 있다. 칩(58)은 외형적으로 유사한 래치(L)의 블록(60, 62, 64)을 포함한다. 추가로, 각 블록(60, 62, 64)은 래치(L)의 하나를 사용함에 의해 형성되는 펄스 또는 슬리버 발생기(G)를 포함한다. 클록신호(CLK)는 핀(56)에서 칩(58)에 대한 입력이며, 분배단(59)으로 전달된다. 분배단(59)은 클록신호를 여러개의 신호로 분할하며, 각 클록신호를 블록(60, 62, 64)중 하나에 전달한다. 각 블록에서, 슬리버 발생기(G)는 각 블록에서의 래치(L)를 동작시키도록 좁은 펄스를 발생시킨다.
마스터-슬레이브 플립플롭 대신에 슬리버 래치를 사용하여 얻을 수 있는 전력 소모 절약의 비교는 마스터-슬레이브 플립플롭이 2단위 전력을 소모하며, 2개의 단위영역을 점유한다고 가정한 예와 관련하여 아래에 주어져 있다. 래치는 1단위 전력을 소모하며, 1단위 영역을 점유하고, 슬리버 발생기는 1단위 전력을 소모하며, 1단위 영역을 점유한다. 슬리버 래치는 4.6 또는 8개의 클러스터로 그룹지우는 것이 가능하며, 각 클러스터는 단일의 펄스 발생기를 포함한다. 그러나, 실제 그룹 크기는 임의 수임을 알아야 한다.
따라서, 4개의 래치로 구성된 클러스터와 하나의 슬리버 발생기는 4개의 마스터-슬레이브 플립플롭을 구성할 수 있으며, 단지 5개의 단위면적 즉, 5개의 셀을 점유할 수 있음을 알 수 있다. 한편, 각각의 마스터-슬레이브 플립플롭이 2개의 래치를 필요로 하여 2개의 단위 영역을 점유함으로 인하여 순수한 마스터-슬레이브 플립플롭 설계는 4개의 마스터-슬레이브 플립플롭을 구성하는데 8개의 단위 영역을 필요로 한다.
따라서, 슬리버 래치설계를 이용함으로써 절약될 수 있는 셀의 수는 3/8의 부분적 감소가 발생한다.
[실시예 1]
마스터-슬레이브 플립플롭 셀의 총수는 설계상에서 알 수 있으므로(마스터-슬레이브 플립플롭) 셀의 총수는 마스터-슬레이브 플립플롭 총수의 2배와 동일), 슬리버 래치의 사용을 통하여 얻어진 마스터-슬레이브 플립플롭 셀에 있어서의 총감소가 결정될 수 있다. 슬리버 래치를 4개의 클러스터로 가정하면, 순수한 플립플롭 설계에 대한 영역의 절약은 다음과 같게 된다.
셀 절약=0.375(마스터-슬레이브 플립플롭 셀의 #) ……………………식(9)
1,000개의 마스터-슬레이브 플립플롭을 설계하는 경우에는 총 2,000개의 마스터-슬레이브 플립플롭 셀이 요구된다. 이 수를 식(9)에 삽입하면 750개의 셀을 절약할 수 있다.
[실시예 2]
모든 슬리버 래치를 8개의 클러스터로 그룹지울 경우, 순수한 마스터-슬레이브 플립플롭 설계에 대한 부분적 절약은 7/16과 대등하게 된다. 1,000개의 마스터-슬레이브 플립플롭을 설계하는 경우에는 총 2,000개의 마스터-슬레이브 플립플롭 셀이 요구된다. 이 수를 아래식(10)에 삽입하면 876개의 셀이 절약된다.
셀 절약=0.4375(마스터-슬레이브 플립플롭 셀의 #) …………………식(10)
[실시예 3]
총 사용가능한 3.000개의 셀영역을 갖되, 단지 700개의 마스터-슬레이브 플립플롭만을 구성하도록 특정하게 VLSI 설계하면, 슬리버 래치를 사용함으로써 달성되는 전력 및 셀의 절약은 결정될 수 있다. 슬리버 래치는 단지 4개의 클러스터로 이용가능함을 가정할 수 있다.
700개의 마스터-슬레이브 플립플롭이 있음으로 인해 1400개의 셀이 상태 장치에 할당된다. 슬리버 래치에 의해 사용된 셀의 수는 다음과 같이 계산된다.
(1,400셀)×(1-0.375)=875셀
따라서, 셀 절약은 다음과 같이 계산될 수 있다.
300개의 총 셀-1400개의 마스터-슬레이브 플립플롭 셀=1600개의 무상태 장치 셀
1600개의 무상태 장치 셀+875 슬리버 셀=슬리버래치를 가진 2475개의 총 셀
3000개의 총 셀-슬리버래치를 가진 2475개의 총 셀=525개의 셀 절약
따라서, 절약된 전력은 셀영역 및 전력부분 양자가 동일하므로 셀 절약 비율을 결정함으로써 계산될 수 있다. 총 전력 절약은 다음과 같은 식으로 주어진다.
Figure kpo00009

Claims (27)

  1. 입력 수단과, 출력 수단 및 클록 입력 수단을 가진 순환 래치회로(30, 32, 34, 40)와, 펄스 발생기 회로(50, 52, 54)의 소자와 순환 래치회로(30, 32, 34, 40)의 소자의 상관 계수에 따라 좁은 펄스들은 발생시켜서 상기 래치회로(30, 32, 34, 40)의 클록입력 수단에 입력시키는 펄스 발생기 회로(50, 52, 54)를 구비하는데, 상기 좁은 펄스들은 상기 래치회로(30, 32, 34, 40)를 통한 전달 지연 시간과 실질적으로 동일한 펄스폭을 갖는 것을 특징으로 하는 상태장치회로.
  2. 제 1 항에 있어서, 상기 래치회로(30, 32, 34, 40) 및 상기 펄스 발생기 회로(50, 52, 54)는 상기 래치(30, 32, 34, 40) 및 상기 펄스 발생기 회로(50, 52, 54)의 사전 결정된 특성에 대해 매우 높은 상관 퍼센테이지를 제공하도록 VLSI 칩상에 근접하여 위치하는 것을 특징으로 하는 상태장치회로.
  3. 제 1 항에 있어서, 상기 래치회로(30, 32, 34, 40)는 단일 위상의 클록 시스템으로 작동되는 것을 특징으로 하는 상태장치회로.
  4. 제 2 항에 있어서, 상기 래치회로(30, 32, 34, 40)는 단일 위상의 클록 시스템으로 작동되는 것을 특징으로 하는 상태장치회로.
  5. 제 2 항에 있어서, 상기 펄스 발생기 회로(50, 52, 54)는, 클록소오스(50)와 ; 상기 클록소오스(50)에 결합된 지연회로(52, 54)를 추가로 구비하며, 상기 지연회로(52, 54)는 상기 상태장치회로가 무난조방식으로 작동하도록 상기 좁은 펄스들을 발생하기 위한 상기 래치회로(30, 32, 34, 40)의 전달 지연 시간과 실질적으로 동일한 전달 지연 시간을 갖는 것을 특징으로 하는 상태장치회로.
  6. 제 4 항에 있어서, 상기 래치회로(30, 32, 34, 40)는 중간 지연회로(34, 40)를 통하여 결합되며, 상기 펄스 발생기 회로(50, 52, 54)로부터 좁은 펄스들을 수신하는 제 1 및 제 2 순환 래치회로(30, 32)를 포함하는 것을 특징으로 하는 상태장치회로.
  7. 입력 수단과, 출력 수단 및 클록입력 수단을 가진 순환 래치회로(30, 32, 34, 40)와 ; 펄스 발생기 회로(50, 52, 54)의 소자와 복수의 상태장치회로의 순환 래치회로(30, 32, 34, 40)의 소자의 상관 계수에 따라 좁은 펄스들을 발생시켜서 상기 래치회로(30, 32, 34, 40)의 클록입력 수단에 입력시키는 적어도 하나의 펄스 발생기 회로(50, 52, 54)를 포함하는 각각의 상태장치회로로서 VLSI 칩(58)상에 상태장치회로를 구비하는데, 상기 좁은 펄스들은 고체 회로의 상기 래치회로(30, 32, 34, 40)를 통한 전달 지연 시간과 실질적으로 동일한 펄스폭을 가지며, 상기 펄스 발생기 회로(50, 52, 54)는 상기 칩(58)상의 복수의 상태 장치 회로의 적어도 하나의 래치회로(30, 32, 34, 40)의 소자에 대해 상관계수로 높은 상관 퍼센테이지를 갖는 지연회로(52, 54)와, 상기 지연회로(52, 54)에 결합된 클록소오스(50)를 포함하는 것을 특징으로 하는 VLSI 회로.
  8. 제 7 항에 있어서, 상기 복수의 상태장치회로는 4개의 상태장치회로를 포함하는 것을 특징으로 하는 VLSI 회로.
  9. 제 7 항에 있어서, 상기 복수의 상태장치회로는 6개의 상태장치회로를 포함하는 것을 특징으로 하는 VLSI 회로.
  10. 제 7 항에 있어서, 상기 복수의 상태장치회로는 8개의 상태장치회로를 포함하는 것을 특징으로 하는 VLSI 회로.
  11. 제 7 항에 있어서, 상기 래치회로(30, 32, 34, 40)는 중간 지연회로(34, 40)를 통하여 결합되며, 상기 펄스 발생기 회로(50, 52, 54)로부터 좁은 펄스들을 수신하는 제 1 및 제 2 래치회로(30, 32)를 추가로 포함하는 것을 특징으로 하는 VLSI 회로.
  12. 컴퓨터에 사용되는 VLSI 칩(58)상의 마스터-슬레이브 플립플롭(10, 12)으로써 입력, 출력 및 클록소오스 입력을 가진 복수의 래치(30, 32)를 작동시키는 방법에 있어서, 상기 칩(58)에서 서로 근접이격되게 상기 복수의 래치(30, 32)의 세트(60, 62, 64)를 위치설정하는 단계와 ; 상기 세트(60, 62, 64)내의 복수의 래치(30, 32)중 하나를 통하여 지연과 실질적으로 동일한 펄스폭을 갖는 좁은 펄스를 복수의 펄스 발생기 회로(50, 52, 54)로 부터 발생시키는 단계와 ; 상기 세트(60, 62, 64)에서 인접하여 복수의 펄스 발생기 회로 (50,52,54)를 위치설정하는 단계와 ; 상기 세트 (60,62,64)내에서 래치회로(32, 34)의 각각이 무난조방식으로 동작하도록 상기 래치회로(30, 32) 세트의 클록 입력에 상기 좁은 펄스를 결합하는 단계를 포함하는 것을 특징으로 하는 복수의 래치 작동방법.
  13. 제 12 항에 있어서, 상기 복수의 래치세트위치설정 단계는 래치회로(30, 32)의 세트 및 복수의 펄스 발생기 회로(50, 52, 54)가 작동파라미터의 높은 상관 관계를 갖도록 상관 계수에 따라 상기 래치회로(30, 32)들의 세트 및 상기 복수의 펄스 발생기 회로(50, 52, 54)를 선택하는 단계를 추가로 포함하는 것을 특징으로 하는 복수의 래치 작동 방법.
  14. 제 13 항에 있어서, 상기 복수의 펄스 발생기 회로(50, 52, 54)로부터 좁은 펄스들을 발생시키는 단계는 상기 래치회로(30, 32)들의 세트와 높은 상관 관계를 갖는 VLSI 칩상에 지연회로(52, 54)를 이용하는 지연을 발생시키는 단계와 ; 상기 발생된 좁은 펄스들이 상기 지연과 실질적으로 동일한 펄스폭을 갖도록 상기 지연회로(52, 54)에 클록소오스(50)를 결합하는 단계를 추가로 포함하는 것을 특징으로 하는 복수의 래치 작동 방법.
  15. 제 14 항에 있어서, 상기 지연발생단계는 상기 복수의 펄스 발생기 회로중 하나의 세트(60, 62, 64)에서 상기 복수의 래치회로(30, 32)중 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 복수의 래치 작동 방법.
  16. 입력 수단과, 상기 입력 수단에 결합된 출력 수단 및, 상기 입력 수단에서 출력 수단으로 신호의 전달을 개시하는 클록 입력 수단을 가진 적어도 하나의 순환 래치회로(30, 32, 34, 40)와 ; 펄스 발생기 회로(50, 52, 54)에 대해 소오스클록 신호(50) 입력의 펄스보다 좁은 펄스를 발생시키는 적어도 하나의 펄스 발생기 회로(50, 52, 54)를 구비하는데, 상기 좁은 펄스들은 상기 래치회로(30, 32, 34, 40)의 전달 지연과 실질적으로 동일한 폭을 가지며, 상기 래치회로(30, 32, 34, 40)와 펄스 발생기 회로(50, 52, 54)사이에 상관 관계를 갖는 래치회로(30, 32, 34, 40)를 통하여 신호를 전달하기 위해 충분한 폭을 갖는 것을 특징으로 하는 상태장치회로.
  17. 제 16 항에 있어서, 상기 래치회로(30, 32, 34, 40)와 펄스 발생기 회로(50, 52, 54)는 VLSI 칩(58)상에 근접하여 배치되는 것을 특징으로 하는 상태장치회로.
  18. 제 16 항에 있어서, 상기 래치회로(30, 32, 34, 40)는 단일 위상 클로킹 시스템에 따라 클록되는 것을 특징으로 하는 상태장치회로.
  19. 입력 수단과, 상기 입력 수단에 결합된 출력 수단 및, 상기 입력 수단에서 출력 수단으로 신호의 전달을 개시하는 클록 입력 수단을 가진 적어도 하나의 순환 래치회로(30, 32, 34, 40)와 ; 펄스 발생기 회로(50, 52, 54)에 대해 소오스클록 신호(50) 입력의 펄스보다 좁은 펄스를 발생시키는 펄스 발생기 회로(50, 52, 54)로서, 복수의 상태 장치 회로의 각각 래치회로(30, 32, 34, 40)의 클록 입력 수단에 결합되는 수단을 갖는 적어도 하나의 펄스 발생기 회로(50, 52, 54)를 포함하는 각각의 상태장치회로로서 복수의 상태장치회로를 구비하는데, 상기 좁은 펄스들은 상기 래치회로(30, 32, 34, 40)의 전달 지연과 실질적으로 동일한 폭을 가지며, 상기 래치회로(30, 32, 34, 40)와 펄스 발생기 회로(50, 52, 54)사이에 상관 관계를 갖는 래치회로(30, 32, 34, 40)를 통하여 신호를 전달하기 위해 충분한 폭을 갖는 것을 특징으로 하는 VLSI 회로.
  20. 제 19 항에 있어서, 상기 래치회로(30, 32, 34, 40)와 펄스 발생기 회로(50, 52, 54)는 VLSI 칩(58)상에 근접하여 배치되는 것을 특징으로 하는 VLSI 회로.
  21. 제 19 항에 있어서, 상기 래치회로(30, 32, 34, 40)는 단일 위상 클로킹 시스템에 따라 클록되는 것을 특징으로 하는 VLSI 회로.
  22. 입력 수단과, 출력 수단 및, 상기 입력 수단에서 출력 수단으로 신호의 전달을 개시하는 클록 입력 수단을 가진 순환 래치회로(30, 32, 34, 40)와 ; 펄스 발생기 회로(50, 52, 54)의 소자와 순환 래치회로(30, 32, 34, 40)의 소자의 상관 계수에 따라 좁은 펄스들을 발생시켜서 상기 래치회로(30, 32, 34, 40)의 클록 입력에 입력시키는 적어도 하나의 펄스 발생기 회로(52, 54)를 포함하는 각각의 상태 장치 회로로서 VLSI 칩(58)상에 적어도 4개의 상태장치회로를 구비하는데, 상기 좁은 펄스들을 상태장치회로의 래치회로(30, 32, 34, 40)를 통하여 전달 지연 시간과 실질적으로 동일한 펄스폭을 가지며, 상기 펄스 발생기 회로(50, 52, 54)는 상기 칩(58)상의 복수의 상태장치회로의 래치회로(30, 32, 34, 40)에 높은 상관 퍼센테이지를 갖는 지연회로(50, 52, 54)와, 상기 지연회로(52, 54)에 결합된 클록소오스(50)를 포함하는 것을 특징으로 하는 VLSI 회로.
  23. 입력 수단과, 출력 수단 및, 상기 입력 수단에서 출력 수단으로 신호의 전달을 개시하는 클록 수단을 가진 순환 래치회로(30, 32, 34, 40)와 ; 펄스 발생기 회로(50, 52, 54)의 소자와 순환 래치회로(30, 32, 34, 40)의 소자의 상관 계수에 따라 좁은 펄스들을 발생시켜서 상기 래치회로(30, 32, 34, 40)의 클록 입력에 입력시키는 적어도 하나의 펄스 발생기 회로(50, 52, 54)를 포함하는 각각의 상태장치회로로서 VLSI 칩(58)상에 적어도 6개의 상태장치회로를 구비하는데, 상기 좁은 펄스들은 상태장치회로의 래치회로(30, 32, 34, 40)를 통하여 전달 지연과 실질적으로 동일한 펄스폭을 가지며, 상기 펄스 발생기 회로(50, 52, 54)는 상기 칩(58)상의 복수의 상태장치회로의 래치회로(30, 32, 34, 40)에 높은 상관 퍼센테이지를 갖는 지연회로(52, 54)와, 상기 지연회로(52, 54)에 결합된 클록소오스(50)를 포함하는 것을 특징으로 하는 VLSI 회로.
  24. 입력 수단과, 출력 수단 및, 상기 입력 수단에서 출력 수단으로 신호의 전달을 개시하는 클록 입력 수단을 가진 순환 래치회로(30, 32, 34, 40)와 ; 펄스 발생기 회로(50, 52, 54)의 소자와 순환 래치회로(30, 32, 34, 40)의 소자의 상관 계수에 따라 좁은 펄스들을 발생시켜서 상기 래치회로의 클록 입력에 입력시키는 적어도 하나의 펄스 발생기 회로(50, 52, 54)를 포함하는 각각의 상태장치회로로서 VLSI 칩(58)상에 적어도 8개의 상태장치회로를 구비하는데, 상기 좁은 펄스들은 상태장치회로의 래치회로(30, 32, 34, 40)를 통하여 전달 지연과 실질적으로 동일한 펄스폭을 가지며, 상기 펄스 발생기 회로(52, 54)는 상기 칩(58)상의 복수의 상태장치회로의 래치회로(30, 32, 34, 40)에 높은 상관 퍼센테이지를 갖는 지연회로(50, 52, 54)와, 상기 지연회로(52, 54)에 결합된 클록소오스(50)를 포함하는 것을 특징으로 하는 VLSI 회로.
  25. 입력 수단과, 출력 수단 및, 상기 입력 수단에서 출력 수단으로 신호의 전달을 개시하는 클록 입력 수단을 가진 순환 래치회로(30, 32, 34, 40)와 ; 펄스 발생기 회로(50, 52, 54)의 소자와 순환 래치회로(30, 32, 34, 40)의 소자의 상관 계수에 따라 좁은 펄스들을 발생시켜서 상기 래치회로(30, 32, 34, 40)의 클록 입력에 입력시키는 적어도 하나의 펄스 발생기 회로(50, 52, 54)를 포함하는 각각의 상태장치회로로서 VLSI 칩(58)상에 적어도 N개(N은 8보다 큰 짝수)의 상태장치회로를 구비하는데, 상기 좁은 펄스들을 상태장치회로의 래치회로(30, 32, 34, 40)를 통하여 전달 지연과 실질적으로 동일한 펄스폭을 가지며, 상기 펄스 발생기 회로(50, 52, 54)는 상기 칩(58)상의 복수의 상태장치회로의 래치회로(30, 32, 34, 40)에 높은 상관 퍼센테이지를 갖는 지연회로(52, 54)와, 상기 지연회로(52, 54)에 결합된 클록소오스(50)를 포함하는 것을 특징으로 하는 VLSI 회로.
  26. 펄스 발생기 회로(50, 52, 54)의 소자와 제 1 및 제 2 의 순환 래치회로(30, 32)의 소자의 상관 관계에 따라 좁은 펄스들을 발생시켜서 상기 제 1 및 제 2 의 순환 래치회로(30, 32)의 클록 입력에 입력시키는 적어도 하나의 펄스 발생기 회로 (50, 52, 54)와 ; 적어도 제 1 및 제 2 의 순환 래치회로(30, 32)를 구비하는데, 상기 래치회로는 중간 지연회로(34, 40)에 의해 결합되고, 각각의 순환 래치회로는 입력과, 출력 및, 상기 입력에서 출력으로 신호의 전달을 개시하는 클록 입력을 가지며, 상태장치회로를 통한 최소 및 최대 신호 전달 지연은 다음과 같은 식 : 즉
    최소 지연 : MIN DLY
    Figure kpo00010
    Thld＋S
    (여기서, Thld는 제 2 래치회로(32)에 대한 클록 대 데이터 유지 시간이며, 클록 펄스의 래칭 에지가 이동된후 상기 제 2 래치 데이터 입력이 안정 상태를 유지하는 동안의 최소 시간 간격을 나타내고, S는 클록 스큐이며, 도달 시간이 동일한 것으로 기대될 때 2개의 래치회로(30, 32)에서 클록 신호의 도달 시간 사이에 바람직하지 못한 차이를 나타낸다.)
    최대 지연(MAX DLY)
    Figure kpo00011
    사이클 -S-TSU-Tpd(최대)
    (여기서, 사이클은 클록 사이클 시간을 나타내고, S는 클록 스큐이며, 도달시간이 동일한 것으로 기대될때 2개의 래치회로(30, 32)에서 클록 신호의 도달시간 사이에 바람직하지 못한 차이를 나타내며, TSU는 제 2 래치회로(32)에 대한 데이터 클록 설정 시간이며, 클록 펄스의 래칭 에지 도달전에 상기 제 2 래치 데이터 입력이 안정 상태를 유지하는 동안의 최소 시간 간격을 나타내고, Tpd(최대)는 제 1 래치회로(30)를 통한 최대 전달 지연 시간이며, 출력상에서의 대응하는 변화때까지 상기 제 1 래치의 클록 또는 데이터 입력 변화 사이의 시간 간격을 나타낸다.)으로 결정되는 것을 특징으로 하는 상태장치회로.
  27. 펄스 발생기 회로(50, 52, 54)의 소자와 제 1 및 제 2 의 순환 래치회로(30, 32)의 소자의 상관 관계에 따라 좁은 펄스들을 발생시켜서 각각 N개의 상태장치의 상기 제 1 및 제 2 의 순환 래치회로(30, 32)의 클록 입력에 입력시키는 적어도 하나의 펄스 발생기 회로(50, 52, 54)와 ; 각각 N개의 상태장치회로에 대해 적어도 제 1 및 제 2 의 순환 래치회로(30, 32)를 포함하는 N개(N은 2보다 큰 짝수이다)의 상태장치회로를 구비하는 데, 상기 래치회로는 중간지연회로(34, 40)에 의해 결합되고, 각각의 순환 래치회로는 입력과, 출력 및, 상기 입력에서 출력으로 신호의 전달을 개시하는 클록 입력을 가지며, 각각의 N개의 상태장치회로를 통한 최소 및 최대 신호 전달 지연은 다음과 같은 식 ; 즉
    최소 지연 : MIN DLY
    Figure kpo00012
    Thld＋S
    (여기서, Thld는 제 2 래치회로(32)에 대한 클록 대 데이터 유지 시간이며, 클록 펄스의 래칭 에지가 이동된후 상기 제 2 래치 데이터 입력이 안정 상태를 유지하는 동안의 최소 시간 간격을 나타내고, S는 클록 스큐이며, 도달 시간이 동일한 것으로 기대될 때 2개의 래치회로(30, 32)에서 클록 신호의 도달 시간 사이에 바람직하지 못한 차이를 나타낸다.)
    최대 지연(MAX DLY)
    Figure kpo00013
    사이클 -S-TSU-Tpd(최대)
    (여기서, 사이클은 클록 사이클 시간을 나타내고, S는 클록 스큐이며, 도달 시간이 동일한 것으로 기대될때 2개의 래치회로(30, 32)에서 클록 신호의 도달시간 사이에 바람직하지 못한 차이를 나타내며, TSU는 제 2 래치회로(32)에 대한 데이터 클록 설정 시간이며, 클록 펄스의 래칭 에지 도달전에 상기 제 2 래치 데이터 입력이 안정 상태를 유지하는 동안의 최소 시간 간격을 나타내고, Tpd(최대)는 제 1 래치회로(30)를 통한 최대 전달 지연 시간이며, 출력상에서의 대응하는 변화때까지 상기 제 1 래치의 클록 또는 데이터 입력 변화 사이의 시간 간격을 나타낸다.)으로 결정되는 것을 특징으로 하는 VLSI 회로.
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