KR910001964A - 상관 슬리버 래치 - Google Patents

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KR910001964A
KR910001964A KR1019900008309A KR900008309A KR910001964A KR 910001964 A KR910001964 A KR 910001964A KR 1019900008309 A KR1019900008309 A KR 1019900008309A KR 900008309 A KR900008309 A KR 900008309A KR 910001964 A KR910001964 A KR 910001964A
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latch
circuit
pulse generator
delay
pulse
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KR1019900008309A
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KR930008418B1 (ko
Inventor
에이. 사마라스 윌리암
티. 번 데이비드
Original Assignee
로날드 이. 마이릭
디지탈 이퀼먼트 코오포레이숀
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

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  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

내용 없음

Description

상관 슬리버 래치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 주종속 플립플롭의 블록도.
제1A도는 제1도에 대한 타이밍도.
제2도는 본 발명에 사용된 배치를 통한 흐름을 나타내는 블록도.
제2A도는 제2도에 대한 타이밍도.
제3도는 주, 종속 플립플롭간의 클록을 나타내는 논리도.
제3A도는 제3도에 대한 클록 신호 입력의 타이밍도.

Claims (17)

  1. 입력, 출력 및 클록 입력을 가진 제1래치와; 상기 래치의 클록 입력에 결합된 좁은 펄스들을 발생하기 위한 펄스 발생기회로를 구비하는데, 상기 래치 및 상기 펄스발생기는 물리적으로 VLSI 칩상에 서로 근접하여 이격배치되는 것을 특징으로 하는 상태 장치회로.
  2. 제1항에 있어서, 상기 좁은 펄스들은 상기 래치를 통하여 실질적으로 전달지연시간에 동등한 펄스폭을 갖는 것을 특징으로 하는 상태 장치회로.
  3. 제1항에 있어서, 상기 래치 및 상기 펄스 발생기의 물리적 간격은 상기 래치 및 상기 펄스 발생기의 특성을 위해 매우 높은 상관퍼센테이지를 제공하는 것을 특징으로하는 상태 장치회로.
  4. 제1항에 있어서, 상기 래치는 단일위상의 클록시스템으로 작동되는 것을 특징으로 하는 상태 장치회로.
  5. 제3항에 있어서, 상기 래치는 단일위상의 클록시스템으로 작동되는 것을 특징으로 하는 상태 장치회로.
  6. 제2항에 있어서, 상기 펄스 발생기회로는 클록소오스와; 상기 클록소오스에 결합된 딜레이를 추가로 구비하며, 상기 릴레이는 상기 상태 장치회로가 무난조방식으로 작동하도록 상기 좁은 펄스들을 발생하기 위해 상기 제1래치의 상기 절단 지연시간에 실질적으로 동등한 전달지연시간을 갖는 것을 특징으로 하는 상태 장치회로.
  7. 제5항에 있어서, 중간 딜레이를 통하여 상기 상태 장치회로내의 제1래치에 결합되며 상기 펄스발생기로부터 동기화된 좁은 펄스들을 수신하기 위한 제2래치를 추가로 구비하는 것을 특징으로 하는 상태 장치회로.
  8. VLSI 칩상에 입력, 출력 및 클록입력을 가진 래치를 각각 구비하는 복수의 상태 장치회로와; 상기 래치의 클록 입력에 결합된 좁은 펄스들을 발생하기 위한 적어도 하나의 펄스 발생기회로를 구비하는데, 상기 펄스 발생기회로는 상기 칩상의 복수의 상태 장치와 높은 상관퍼센테이지를 가진 딜레이와, 상기 복수의 상태 장치에 결합된 상기 좁은 펄스들을 발생하기 위해 상기 딜레이에 결합된 클록소오스를 구비하는 것을 특징으로 하는 VLSI회로.
  9. 제8항에 있어서, 상기 좁은 펄스들은 플립플롭의 상기 래치들을 통하여 실질적으로 전달지연에 동등한 펄스폭을 갖는 것을 특징으로 하는 VLSI회로.
  10. 제9항에 있어서, 상기 복수의 플롭플롭중 4개를 위해 하나의 펄스발생기 회호가 필요한 것을 특징으로 하는 VLSI회로.
  11. 제9항에 있어서, 상기 복수의 플립플롭중 6개를 위해 하나의 펄스발생기회로가 필요한 것을 특징으로 하는 VLSI회로.
  12. 제9항에 있어서, 상기 복수의 플립플롭중 8개를 위해 하나의 펄스발생기 회로가 필요한 것을 특징으로 하는 VLSI회로.
  13. 제8항에 있어서, 중간 딜레이들 통하여 상기 상태장치회로내의 제1래치에 결합되며, 상기 펄스발생기로부터 동기화된 좁은 펄스들을 수신하는 제2래치를 추가로 포함하는 것을 특징으로 하는 VLSI회로.
  14. 컴퓨터에 사용되는 VLSI 칩상의 주,종속 플립플롭으로서 입력 출력 및 클록소오스를 가진 복수의 래치를 작동시키는 방법에 있어서, 상기 칩상에서 서로 근접이격되게 상기 복수의 래치세트를 위치설정하는 단계와; 복수의 펄스 발생기로부터 좁은 펄스를 발생하는 단계를 포함하는데, 상기 좁은 펄스는 상기 세트내의 복수의 래치중 하나를 통하여 실질적으로 딜레이에 동등한 펄스폭을 가지며; 래치세트의 각각이 무난조방식으로 동작하도록 상기 래치세트의 클록입력에 상기 좁은 펄스를 결합하는 단계를 포함하는 것을 특징으로 하는 복수의 래치 작동방법.
  15. 제14항에 있어서, 상기 복수의 래치세트 위치 설정 단계는 상기 래치의 세트가 작동파라미터와 높은 상관관계를 갖도록 상관퍼센테이지에 따른 상기 래치들의 세트들을 선택하는 단계를 추가로 포함하는 것을 특징으로 하는 복수의 래치 작동방법.
  16. 재15항에 있어서, 복수의 펄스발생기로부터 좁은 펄스들을 발생하기 위한 상기 단계는 상기 래치들의 세트와 높은 상관관계를 갖는 딜레이를 선택하는 단계와; 상기 발생된 좁은 펄스들이 실질적으로 상기 딜레이에 동등한 펄스폭을 갖도록 상기 딜레이에 클록소오스 결합하는 단계를 추가로 포함하는 것을 특징으로하는 복수의 래치 작동방법.
  17. 제16항에 있어서, 상기 딜레이 선택단계는 상기 복수의 펄스 발생기중 하나의 세트에서 상기 복수의 래치중 하나를 선택하는 것을 특징으로 하는 복수의 래치 작동방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900008309A 1989-06-09 1990-06-07 상관 슬리버 래치 KR930008418B1 (ko)

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US07/363,708 US5072132A (en) 1989-06-09 1989-06-09 Vsli latch system and sliver pulse generator with high correlation factor
US363708 1989-06-09

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KR930008418B1 KR930008418B1 (ko) 1993-08-31

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