JPH0816857B2 - クロック制御装置 - Google Patents
クロック制御装置Info
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- JPH0816857B2 JPH0816857B2 JP2193738A JP19373890A JPH0816857B2 JP H0816857 B2 JPH0816857 B2 JP H0816857B2 JP 2193738 A JP2193738 A JP 2193738A JP 19373890 A JP19373890 A JP 19373890A JP H0816857 B2 JPH0816857 B2 JP H0816857B2
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- JP
- Japan
- Prior art keywords
- clock
- inhibition
- signal
- condition
- devices
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔概 要〕 本発明はクロック制御装置に関し、 クロック抑止の遅れを解消することを目的とし、 複数の装置が同一のクロックで動作し、第1の抑止条
件または第1の抑止条件より早く確定する第2の抑止条
件発生により、各装置の前記クロックを抑止するシステ
ムにおいて、 全装置に設けられ、前記第1の抑止条件によりクロッ
ク抑止信号を生成する第1のクロック抑止信号生成回路
と、全装置のうちの特定の装置に設けられ、前記第2の
抑止条件発生によりクロック抑止信号を生成して他の全
装置に送出する第2のクロック抑止信号生成回路とを備
え、第2の抑止条件発生時には前記特定の装置が該クロ
ック抑止信号を発生して全装置のクロックを抑止し、第
1の抑止条件発生時には各装置が第1の抑止条件をもと
に第1のクロック抑止信号生成回路でそれぞれ該クロッ
ク抑止信号を発生して自装置の該クロックを抑止するよ
うに構成する。
件または第1の抑止条件より早く確定する第2の抑止条
件発生により、各装置の前記クロックを抑止するシステ
ムにおいて、 全装置に設けられ、前記第1の抑止条件によりクロッ
ク抑止信号を生成する第1のクロック抑止信号生成回路
と、全装置のうちの特定の装置に設けられ、前記第2の
抑止条件発生によりクロック抑止信号を生成して他の全
装置に送出する第2のクロック抑止信号生成回路とを備
え、第2の抑止条件発生時には前記特定の装置が該クロ
ック抑止信号を発生して全装置のクロックを抑止し、第
1の抑止条件発生時には各装置が第1の抑止条件をもと
に第1のクロック抑止信号生成回路でそれぞれ該クロッ
ク抑止信号を発生して自装置の該クロックを抑止するよ
うに構成する。
本発明はクロック制御装置の改良に関する。
データ処理システムの多くは、物理的に分離した複数
の論理モジュール(装置またはLSI、以下装置と称す
る)より構成され、装置間でデータの受渡しを行いなが
らデータ処理を行っている。
の論理モジュール(装置またはLSI、以下装置と称す
る)より構成され、装置間でデータの受渡しを行いなが
らデータ処理を行っている。
これらの装置は通常同一のクロックにより同期して動
作し、装置間のデータ転送は所定のクロックサイクルで
行われているが、ある特殊な条件が発生しデータ転送が
そのサイクルで終了しない場合は、データを受け取る側
のクロックを抑止する制御が必要となる。
作し、装置間のデータ転送は所定のクロックサイクルで
行われているが、ある特殊な条件が発生しデータ転送が
そのサイクルで終了しない場合は、データを受け取る側
のクロックを抑止する制御が必要となる。
このため、従来では、抑止条件を検出した特定の装置
が自己を含む全装置にクロック抑止信号/クロック抑止
要求信号を送出してクロック抑止を行っているが、抑止
すべきクロックの前縁に間に合わなければならない。
が自己を含む全装置にクロック抑止信号/クロック抑止
要求信号を送出してクロック抑止を行っているが、抑止
すべきクロックの前縁に間に合わなければならない。
しかし、複数の抑止条件のうち、ある特定の抑止条件
の確定,検出が特に遅いと、その抑止条件でシステムの
1サイクルの時間が決定し、システムの性能を低下させ
る。
の確定,検出が特に遅いと、その抑止条件でシステムの
1サイクルの時間が決定し、システムの性能を低下させ
る。
このため、クロック抑止条件検出の遅れに基づく性能
低下を防止するクロック制御装置が求められている。
低下を防止するクロック制御装置が求められている。
キャッシュメモリシステムを例として従来技術を説明
する。
する。
第5図はシステム構成例を表す図、第6図は従来例の
具体回路(その1)を表す図、第7図は第6図における
キャッシュヒット時のタイムチャート図、第8図は第6
図における抑止条件発生時のタイムチャート図、第9図
は従来例の具体回路(その2)を表す図、第10図は第9
図におけるキャッシュヒット時のタイムチャート図、第
11図は第9図における抑止条件発生時のタイムチャート
図である。
具体回路(その1)を表す図、第7図は第6図における
キャッシュヒット時のタイムチャート図、第8図は第6
図における抑止条件発生時のタイムチャート図、第9図
は従来例の具体回路(その2)を表す図、第10図は第9
図におけるキャッシュヒット時のタイムチャート図、第
11図は第9図における抑止条件発生時のタイムチャート
図である。
第5図において、11はメモリアクセス制御装置で、抑
止条件発生時にクロック抑止信号/クロック抑止要求信
号を生成し、自己を含む全装置に生成したクロック抑止
信号/クロック抑止要求信号を送出してクロック抑止制
御を行う。12はプロセッサユニットCPUで、キャッシュ
メモリ13,レジスタ群16,メインメモリ15をアクセスして
所定のデータ処理を行う。13はアクセス対象のデータが
存在しないときミスヒット信号MISHITをONにするキャッ
シュメモリ、14は各装置共通のクロックCLK1を生成する
クロック生成回路、15はメインメモリ、16はレジスタ
群、6はメモリアクセス制御装置11,CPU12,キャッシュ
メモリ13間でアドレス/アクセスモード/データの転送
を行うためのバス、7はメインメモリ15,レジスタ群16
と、メモリアクセス制御装置11との間でアドレス/デー
タの転送を行うためのバス、CLK2は抑止対象のクロック
で受信用クロックである。
止条件発生時にクロック抑止信号/クロック抑止要求信
号を生成し、自己を含む全装置に生成したクロック抑止
信号/クロック抑止要求信号を送出してクロック抑止制
御を行う。12はプロセッサユニットCPUで、キャッシュ
メモリ13,レジスタ群16,メインメモリ15をアクセスして
所定のデータ処理を行う。13はアクセス対象のデータが
存在しないときミスヒット信号MISHITをONにするキャッ
シュメモリ、14は各装置共通のクロックCLK1を生成する
クロック生成回路、15はメインメモリ、16はレジスタ
群、6はメモリアクセス制御装置11,CPU12,キャッシュ
メモリ13間でアドレス/アクセスモード/データの転送
を行うためのバス、7はメインメモリ15,レジスタ群16
と、メモリアクセス制御装置11との間でアドレス/デー
タの転送を行うためのバス、CLK2は抑止対象のクロック
で受信用クロックである。
以上構成のキャッシュメモリシステムにおいて、CPU1
2は、通常アクセスモードとしてメモリアクセスモード
をメモリアクセス制御装置11に送出すると同時に、バス
6にアドレスを出力してキャッシュメモリ13をアクセス
する。
2は、通常アクセスモードとしてメモリアクセスモード
をメモリアクセス制御装置11に送出すると同時に、バス
6にアドレスを出力してキャッシュメモリ13をアクセス
する。
キャッシュメモリ13にアクセス対象のデータが存在す
ればバス6にそのデータが出力され、クロック抑止は行
われずに1メモリサイクルでCPU12に受信される。
ればバス6にそのデータが出力され、クロック抑止は行
われずに1メモリサイクルでCPU12に受信される。
該当データが存在しないときは、キャッシュメモリ13
はMISHITをONとし、これを受信したメモリアクセス制御
装置11では、クロック抑止信号生成回路17でクロック抑
止信号/クロック抑止要求信号(CLKSP/CLKSPRQ)を生
成し、CPU12に送出してクロック抑止を行うとともに、
メインメモリ15より対応するデータを読出してバス6に
出力した後クロック抑止を解除する。
はMISHITをONとし、これを受信したメモリアクセス制御
装置11では、クロック抑止信号生成回路17でクロック抑
止信号/クロック抑止要求信号(CLKSP/CLKSPRQ)を生
成し、CPU12に送出してクロック抑止を行うとともに、
メインメモリ15より対応するデータを読出してバス6に
出力した後クロック抑止を解除する。
CPU12では、CLKSP/CLKSPRQを受信すると、受信用クロ
ックCLK2を抑止して受信を待機し、抑止解除後の次のク
ロックでバス6に出力されたデータを受信する。
ックCLK2を抑止して受信を待機し、抑止解除後の次のク
ロックでバス6に出力されたデータを受信する。
CPU12は、場合によりレジスタ群16をアクセスする。
またメインメモリ16を直接アクセスする。
またメインメモリ16を直接アクセスする。
これらのアクセスでは、データをバス7からバス6に
データを転送する必要から、クロック抑止が行われる。
このため、メモリアクセス制御装置11の他の抑止条件検
出回路18が、アクセスモードで通知されたこれらの抑止
条件を検出し、前述したミスヒット時と同様なクロック
抑止制御を行う。
データを転送する必要から、クロック抑止が行われる。
このため、メモリアクセス制御装置11の他の抑止条件検
出回路18が、アクセスモードで通知されたこれらの抑止
条件を検出し、前述したミスヒット時と同様なクロック
抑止制御を行う。
以上のごとくキャッシュメモリシステムでは、メモリ
アクセス制御装置(特定の装置)11が抑止条件を検出し
てクロック抑止信号/クロック抑止要求信号を生成し、
CPU12(他の装置)のクロック抑止制御を行っている。
アクセス制御装置(特定の装置)11が抑止条件を検出し
てクロック抑止信号/クロック抑止要求信号を生成し、
CPU12(他の装置)のクロック抑止制御を行っている。
第6図は1クロックサイクルでデータを受信する場合
の具体回路例を示したものである。
の具体回路例を示したものである。
図において、キャッシュメモリ13から入力されたMISH
IT信号はオアゲートG11で他の抑止条件とオアされFF11
で保持される。そしてオアゲートG11の出力とFF11の出
力とがオアゲートG12でオアされた後クロック抑止信号C
LKSPとしてCPU12に出力される。一方解除条件はFF11の
K端子に入力され、解除条件発生でCLKSPがOFFされる。
IT信号はオアゲートG11で他の抑止条件とオアされFF11
で保持される。そしてオアゲートG11の出力とFF11の出
力とがオアゲートG12でオアされた後クロック抑止信号C
LKSPとしてCPU12に出力される。一方解除条件はFF11の
K端子に入力され、解除条件発生でCLKSPがOFFされる。
CPU12では、受信したCLKSPをインバータN2を通してア
ンドゲートG21に入力し、CLK1をゲートして受信用クロ
ックCLK2を生成する。
ンドゲートG21に入力し、CLK1をゲートして受信用クロ
ックCLK2を生成する。
同時にメモリアクセス制御装置11内でもアンドゲート
G13により同様にCLK2が生成される。
G13により同様にCLK2が生成される。
以上構成の回路において、抑止条件が発生しない場
合、即ちキャッシュヒット時のタイムチャートを第7図
に示している。この図では、受信用クロックCLK2が抑止
されず、1クロックサイクルでデータが受信されること
が示されている。
合、即ちキャッシュヒット時のタイムチャートを第7図
に示している。この図では、受信用クロックCLK2が抑止
されず、1クロックサイクルでデータが受信されること
が示されている。
第8図は抑止条件が発生した場合を示したもので、抑
止条件発生の立ち上がりから、解除条件の立ち下がりま
での期間のクロック抑止信号CLKSPが生成される。この
信号により、CLK2は2サイクル分のクロックが抑止さ
れ、解除後の次のクロックで受信される。
止条件発生の立ち上がりから、解除条件の立ち下がりま
での期間のクロック抑止信号CLKSPが生成される。この
信号により、CLK2は2サイクル分のクロックが抑止さ
れ、解除後の次のクロックで受信される。
第9図は、受信に2サイクルのクロックが必要な場合
を示したもので、メモリアクセス制御装置11は、第6図
と同じクロック抑止信号生成回路より出力されたクロッ
ク抑止信号をクロック抑止要求信号CLKSPRQとしてCPU12
に出力し、CPU12では、DタイプフリップフロップFF21
により1クロック分遅延させてクロック抑止信号CLKSP
を生成している。
を示したもので、メモリアクセス制御装置11は、第6図
と同じクロック抑止信号生成回路より出力されたクロッ
ク抑止信号をクロック抑止要求信号CLKSPRQとしてCPU12
に出力し、CPU12では、DタイプフリップフロップFF21
により1クロック分遅延させてクロック抑止信号CLKSP
を生成している。
第10図はキャッシュヒット時のタイムチャートを示し
たもので、クロック抑止は行われず、2クロックサイク
ルで受信されることを示している。抑止条件発生時は、
第11図に示すように、1サイクルのクロック以降でクロ
ックが抑止され、抑止解除後の次の1サイクルで受信さ
れている。
たもので、クロック抑止は行われず、2クロックサイク
ルで受信されることを示している。抑止条件発生時は、
第11図に示すように、1サイクルのクロック以降でクロ
ックが抑止され、抑止解除後の次の1サイクルで受信さ
れている。
抑止条件発生時に生成されるクロック抑止信号は抑止
対象のクロックの前縁までに間に合わなければならな
い。しかし、前述の例では、ミスヒットは確定までに時
間がかかり、且つ装置間にまたがって通知されるため、
メモリアクセス制御装置(特定の装置)がミスヒットを
検出する時間は他の抑止条件よりも遅れる。第8図 このため、ミスヒット発生時に生成されるクロック抑
止信号が遅れ、第8図のごとく、CLK2が完全に抑止さ
れず、従って不確定なデータが受信されることになる。
対象のクロックの前縁までに間に合わなければならな
い。しかし、前述の例では、ミスヒットは確定までに時
間がかかり、且つ装置間にまたがって通知されるため、
メモリアクセス制御装置(特定の装置)がミスヒットを
検出する時間は他の抑止条件よりも遅れる。第8図 このため、ミスヒット発生時に生成されるクロック抑
止信号が遅れ、第8図のごとく、CLK2が完全に抑止さ
れず、従って不確定なデータが受信されることになる。
これは、具体回路例(その2)の場合も同様であり、
これを防止するためにはクロックCLK1の周期を遅くしな
ければならない。
これを防止するためにはクロックCLK1の周期を遅くしな
ければならない。
このように、従来の方式では、ミスヒットという特定
の抑止条件のために全体の処理時間が遅くなるという課
題が生じる。
の抑止条件のために全体の処理時間が遅くなるという課
題が生じる。
本発明は、上記課題に鑑み、特定の抑止条件に基づく
処理速度の低下を防止するクロック制御装置を提供する
ことを目的とする。
処理速度の低下を防止するクロック制御装置を提供する
ことを目的とする。
第1図本発明の原理図において、 3は第1のクロック抑止信号生成回路で、全装置1,2
に設けられ、第1の抑止条件20発生時にクロック抑止信
号を生成する。
に設けられ、第1の抑止条件20発生時にクロック抑止信
号を生成する。
4は第2のクロック抑止信号生成回路で、全装置のう
ちの特定の装置1に設けられ、第1の抑止条件20より早
く確定する第2の抑止条件21発生時にクロック抑止信号
を生成し、他の全装置2に送出する。
ちの特定の装置1に設けられ、第1の抑止条件20より早
く確定する第2の抑止条件21発生時にクロック抑止信号
を生成し、他の全装置2に送出する。
(1) 第1の抑止条件20発生時には、第1のクロック
抑止信号生成回路3により各装置でクロック抑止信号
(クロック抑止要求信号を含む)を生成し、各々自装置
のクロックを抑止する。
抑止信号生成回路3により各装置でクロック抑止信号
(クロック抑止要求信号を含む)を生成し、各々自装置
のクロックを抑止する。
第2の抑止条件21発生時には、特定の装置1が第2の
クロック抑止信号生成回路4によりクロック抑止信号を
生成して全装置に送出し、クロックを抑止させる。以上
により、第2の抑止条件より遅く確定する第1の抑止条
件に基づくクロック抑止信号は、直接各装置で第1の抑
止条件発生を受信して発生させるようにしたので、特定
の装置で発生して各装置に配分する従来の方法と比較し
てクロック抑止を早めることができ、クロック周期を遅
くしなければならないという不都合が回避される。
(2)各装置で発生するクロック抑止信号は1サイクル
分の期間とし、引続き連続して抑止を行う場合は、特定
の装置1が第2のクロック抑止信号を送出して抑止さ
せ、特定の装置1が第2のクロック抑止信号をOFFする
ことにより抑止を解除する。これにより、各装置への信
号線の追加は第1の抑止条件発生を通知する信号線のみ
でよく、前述した(1)の効果が簡易に達成できる。以
上のごとく、検出遅れの大きい第1の抑止条件20を直接
各装置が受信してクロック抑止信号を発生するため、各
装置における第1の抑止条件発生時のクロック抑止信号
の遅れが改善される。
クロック抑止信号生成回路4によりクロック抑止信号を
生成して全装置に送出し、クロックを抑止させる。以上
により、第2の抑止条件より遅く確定する第1の抑止条
件に基づくクロック抑止信号は、直接各装置で第1の抑
止条件発生を受信して発生させるようにしたので、特定
の装置で発生して各装置に配分する従来の方法と比較し
てクロック抑止を早めることができ、クロック周期を遅
くしなければならないという不都合が回避される。
(2)各装置で発生するクロック抑止信号は1サイクル
分の期間とし、引続き連続して抑止を行う場合は、特定
の装置1が第2のクロック抑止信号を送出して抑止さ
せ、特定の装置1が第2のクロック抑止信号をOFFする
ことにより抑止を解除する。これにより、各装置への信
号線の追加は第1の抑止条件発生を通知する信号線のみ
でよく、前述した(1)の効果が簡易に達成できる。以
上のごとく、検出遅れの大きい第1の抑止条件20を直接
各装置が受信してクロック抑止信号を発生するため、各
装置における第1の抑止条件発生時のクロック抑止信号
の遅れが改善される。
本発明の実施例を図を用いて詳細に説明する。
本実施例では、各装置で第1の抑止条件発生時に1サ
イクル分の期間の第1のクロック抑止信号を発生し、引
続き特定の装置から第2のクロック抑止信号を全装置に
送出して抑止させる例を示す。
イクル分の期間の第1のクロック抑止信号を発生し、引
続き特定の装置から第2のクロック抑止信号を全装置に
送出して抑止させる例を示す。
以下第5図,第6図,第9図の従来例に対応させて説
明する。
明する。
(第1の実施例) 第2図は実施例の具体回路(その1)を表す図、第3
図は第2図におけるミスヒット時のタイムチャート図で
ある。
図は第2図におけるミスヒット時のタイムチャート図で
ある。
第2図は第6図に対応する具体回路例で、メモリアク
セス制御装置11(特定の装置1に対応)側にノアゲート
G14を、CPU12(他の全装置2に対応)側にバッフアB22,
ノアゲートG22およびミスヒット(第1の抑止条件に対
応)信号MISHITを受信する信号線30を追加した他は第6
図と同一である。
セス制御装置11(特定の装置1に対応)側にノアゲート
G14を、CPU12(他の全装置2に対応)側にバッフアB22,
ノアゲートG22およびミスヒット(第1の抑止条件に対
応)信号MISHITを受信する信号線30を追加した他は第6
図と同一である。
第2図において、ミスヒット発生によりMISHITが1サ
イクル分の期間ONになると、メモリアクセス制御装置11
では、バッファB11によりこれを受信し、G14により1サ
イクル分のクロック抑止信号CLKSP1(第1のクロック抑
止信号に対応)を生成し、G13によりCLK1をゲートしてC
LK2を生成する。
イクル分の期間ONになると、メモリアクセス制御装置11
では、バッファB11によりこれを受信し、G14により1サ
イクル分のクロック抑止信号CLKSP1(第1のクロック抑
止信号に対応)を生成し、G13によりCLK1をゲートしてC
LK2を生成する。
CPU12では、バッファB22により受信したMISHIT ONを
1サイクル分のクロック抑止信号CLKSP1としてノアゲー
トG22を通し、アンドゲートG21によりCLK1をゲートし、
受信用クロックCLK2を生成する。
1サイクル分のクロック抑止信号CLKSP1としてノアゲー
トG22を通し、アンドゲートG21によりCLK1をゲートし、
受信用クロックCLK2を生成する。
一方、メモリアクセス制御装置11では、MISHIT ONをF
F11により保持し、バッファB12を介してCPU12にクロッ
ク抑止信号CLKSP2(第2のクロック抑止信号に対応)を
送出する。
F11により保持し、バッファB12を介してCPU12にクロッ
ク抑止信号CLKSP2(第2のクロック抑止信号に対応)を
送出する。
CPU12では、CLKSP2はCLKSP1とオアされ、CLK1をゲー
トする。
トする。
以上により、CLKSP2の発生が遅れても、CLKSP1により
最初の1サイクル分のクロックが抑止され、1サイクル
経過後にCLKSP1が消滅しても、引き続いてCLKSP2により
抑止される。
最初の1サイクル分のクロックが抑止され、1サイクル
経過後にCLKSP1が消滅しても、引き続いてCLKSP2により
抑止される。
そして、解除条件がONになり、CLKSP2がオフされる
と、すべての抑止が解除される。
と、すべての抑止が解除される。
第3図は、上記ミスヒット時のタイムチャートを示し
たもので、CPU12は、装置間転送により、MISHIT信号受
信よりt時間遅れてCLKSP2を受信するが、MISHIT信号か
ら直接生成したCLKSP1とオアしているため、G22より出
力されるクロック抑止信号CLKSPが従来のクロック抑止
信号であるCLKSP2に比較してt時間速くなる。
たもので、CPU12は、装置間転送により、MISHIT信号受
信よりt時間遅れてCLKSP2を受信するが、MISHIT信号か
ら直接生成したCLKSP1とオアしているため、G22より出
力されるクロック抑止信号CLKSPが従来のクロック抑止
信号であるCLKSP2に比較してt時間速くなる。
なお、レジスタアクセスモード等の第2の抑止条件21
発生時は、従来どおり、メモリアクセス制御装置11より
送出される。この場合およびキャッシュヒット時の動作
は従来例と同様であるので省略する。
発生時は、従来どおり、メモリアクセス制御装置11より
送出される。この場合およびキャッシュヒット時の動作
は従来例と同様であるので省略する。
(第2の実施例) 第4図は実施例の具体回路(その2)を表す図であ
る。第4図は第9図の回路に適用した例を示すもので、
メモリアクセス制御装置側11にはオアゲートG14を、CPU
12側にはDタイプフリップフロップFF22とノアゲートG2
2を第9図の回路にそれぞれ追加したものである。
る。第4図は第9図の回路に適用した例を示すもので、
メモリアクセス制御装置側11にはオアゲートG14を、CPU
12側にはDタイプフリップフロップFF22とノアゲートG2
2を第9図の回路にそれぞれ追加したものである。
第4図において、MISHIT信号がONになると、B11およ
びB22でそれぞれ受信され(クロック抑止要求信号CLKSP
RQ1の生成)、FF12およびFF22により1サイクル分遅れ
たクロック抑止信号がそれぞれ生成される。そしてこれ
らの信号により、CLK1がそれぞれゲートされてCLK2が生
成される。
びB22でそれぞれ受信され(クロック抑止要求信号CLKSP
RQ1の生成)、FF12およびFF22により1サイクル分遅れ
たクロック抑止信号がそれぞれ生成される。そしてこれ
らの信号により、CLK1がそれぞれゲートされてCLK2が生
成される。
一方、メモリアクセス制御装置11では、FF11によりMI
SHIT ONを保持し、クロック抑止要求信号CLKSPRQ2を自
己およびCPU12に送出する。
SHIT ONを保持し、クロック抑止要求信号CLKSPRQ2を自
己およびCPU12に送出する。
これによりCPU12では、FF21により1サイクル遅れた
クロック抑止信号が生成され、FF22により生成されたク
ロック抑止信号とオアされてCLK1をゲートし、メモリア
クセス制御装置11では、CLKSPRQ1とCLKSPRQ2とがオアさ
れてFF12によりクロック抑止信号が生成されてCLK1をゲ
ートする。
クロック抑止信号が生成され、FF22により生成されたク
ロック抑止信号とオアされてCLK1をゲートし、メモリア
クセス制御装置11では、CLKSPRQ1とCLKSPRQ2とがオアさ
れてFF12によりクロック抑止信号が生成されてCLK1をゲ
ートする。
ミスヒット発生から1サイクル分経過した後はCLKSPR
Q2によりクロックが抑止され、解除条件ONにより抑止が
解除される。
Q2によりクロックが抑止され、解除条件ONにより抑止が
解除される。
なお、第2の抑止条件21発生時のクロック抑止制御
は、従来例と同様にして行われる。
は、従来例と同様にして行われる。
以上説明したように、他の抑止条件と比較して検出遅
れの大きい第1の抑止条件(ミスヒット)を全装置がそ
れぞれ受信してクロック抑止信号/クロック抑止要求信
号を発生しそれぞれクロックを抑止するので、少なくと
もメモリアクセス制御装置11(特定の装置)からCPU12
(他の装置)へクロック抑止信号を転送する時間分改善
されることになり、第1の抑止条件による処理速度の低
下を防止することが可能となる。
れの大きい第1の抑止条件(ミスヒット)を全装置がそ
れぞれ受信してクロック抑止信号/クロック抑止要求信
号を発生しそれぞれクロックを抑止するので、少なくと
もメモリアクセス制御装置11(特定の装置)からCPU12
(他の装置)へクロック抑止信号を転送する時間分改善
されることになり、第1の抑止条件による処理速度の低
下を防止することが可能となる。
以上第1,第2の実施例では、1サイクル分以上の期間
抑止を行う場合を示したが、1サイクル分でよい場合は
第1の抑止条件20発生により特定の装置1から第2のク
ロック抑止信号を出力する必要はない。
抑止を行う場合を示したが、1サイクル分でよい場合は
第1の抑止条件20発生により特定の装置1から第2のク
ロック抑止信号を出力する必要はない。
以上説明したように、本発明は、検出遅れの大きい第
1の抑止条件発生時は各装置でクロック抑止信号を発生
してクロックを抑止し、その他の第2の抑止信号は特定
の装置がクロック抑止信号を発生して全装置のクロック
を抑止するため、抑止条件検出遅れによる処理速度の低
下が防止できる効果がある。
1の抑止条件発生時は各装置でクロック抑止信号を発生
してクロックを抑止し、その他の第2の抑止信号は特定
の装置がクロック抑止信号を発生して全装置のクロック
を抑止するため、抑止条件検出遅れによる処理速度の低
下が防止できる効果がある。
第1図は本発明の原理図、第2図は実施例の具体回路
(その1)を表す図、第3図は第2図におけるミスヒッ
ト時のタイムチャート図、第4図は実施例の具体回路
(その2)を表す図、第5図はシステム構成例を表す
図、第6図は従来例の具体回路(その1)を表す図、第
7図は第6図のキャッシュヒット時のタイムチャート
図、第8図は第6図の抑止条件発生時のタイムチャート
図、第9図は従来例の具体回路(その2)を表す図、第
10図は第9図のキャッシュヒット時のタイムチャート
図、第11図は第9図の抑止条件発生時のタイムチャート
図である。 図中、1は特定の装置、2は他の装置、3は第1のクロ
ック抑止信号生成回路、4は第2のクロック抑止信号生
成回路、6,7はバス、11はメモリアクセス制御回路、12
はプロセッサCPU、13はキャッシュメモリ、14はクロッ
ク生成回路、15はメインメモリ、16はレジスタ群、17は
クロック抑止信号生成回路、18は他の抑止条件検出回
路、19はMISHIT検出回路、20は第1の抑止条件、21は第
2の抑止条件、G11,G12,はオアゲート、G22,G14はノア
ゲート、G13,G21はアンドゲート、FF11,FF12,FF21,FF22
はフリップフロップ、B11,B12,B21,B22はバッファ、N2
はインバータである。
(その1)を表す図、第3図は第2図におけるミスヒッ
ト時のタイムチャート図、第4図は実施例の具体回路
(その2)を表す図、第5図はシステム構成例を表す
図、第6図は従来例の具体回路(その1)を表す図、第
7図は第6図のキャッシュヒット時のタイムチャート
図、第8図は第6図の抑止条件発生時のタイムチャート
図、第9図は従来例の具体回路(その2)を表す図、第
10図は第9図のキャッシュヒット時のタイムチャート
図、第11図は第9図の抑止条件発生時のタイムチャート
図である。 図中、1は特定の装置、2は他の装置、3は第1のクロ
ック抑止信号生成回路、4は第2のクロック抑止信号生
成回路、6,7はバス、11はメモリアクセス制御回路、12
はプロセッサCPU、13はキャッシュメモリ、14はクロッ
ク生成回路、15はメインメモリ、16はレジスタ群、17は
クロック抑止信号生成回路、18は他の抑止条件検出回
路、19はMISHIT検出回路、20は第1の抑止条件、21は第
2の抑止条件、G11,G12,はオアゲート、G22,G14はノア
ゲート、G13,G21はアンドゲート、FF11,FF12,FF21,FF22
はフリップフロップ、B11,B12,B21,B22はバッファ、N2
はインバータである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項1】複数の装置が同一のクロックで動作し、第
1の抑止条件または第1の抑止条件より早く確定する第
2の抑止条件発生により、各装置の前記クロックを抑止
するクロック制御装置において、 全装置に設けられ、前記第1の抑止条件発生によりクロ
ック抑止信号を生成する第1のクロック抑止信号生成回
路と、 全装置のうちの特定の装置に設けられ、前記第2の抑止
条件発生によりクロック抑止信号を生成して他の全装置
に送出する第2のクロック抑止信号生成回路とを備え、 第2の抑止条件発生時には前記特定の装置が該クロック
抑止信号を発生して全装置のクロックを抑止し、第1の
抑止条件発生時には各装置が第1の抑止条件をもとに第
1のクロック抑止信号生成回路でそれぞれ該クロック抑
止信号を発生して自装置の該クロックを抑止することを
特徴とするクロック制御装置。 - 【請求項2】第1のクロック抑止信号生成回路は抑止開
始の最初の1サイクル分のクロックを抑止する第1のク
ロック抑止信号を生成するものであり、第2の抑止信号
生成回路は第1の抑止条件発生または第2の抑止条件発
生により第2の抑止信号を連続して生成するものであ
り、前記最初の1サイクルに引き続き連続して抑止する
場合は、特定の該装置が前記第2のクロック抑止信号を
送出して全装置の該クロックを抑止させるとともに、特
定の該装置が前記第2の抑止信号を解除して第1の抑止
条件または第2の抑止条件解除に基づく全装置の該クロ
ックの抑止解除を行うことを特徴とする請求項(1)記
載のクロック制御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2193738A JPH0816857B2 (ja) | 1990-07-20 | 1990-07-20 | クロック制御装置 |
US07/731,127 US5192914A (en) | 1990-07-20 | 1991-07-15 | Clock control circuit for suppressing clock pulses |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2193738A JPH0816857B2 (ja) | 1990-07-20 | 1990-07-20 | クロック制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0478908A JPH0478908A (ja) | 1992-03-12 |
JPH0816857B2 true JPH0816857B2 (ja) | 1996-02-21 |
Family
ID=16312991
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2193738A Expired - Lifetime JPH0816857B2 (ja) | 1990-07-20 | 1990-07-20 | クロック制御装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5192914A (ja) |
JP (1) | JPH0816857B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5646554A (en) * | 1995-03-16 | 1997-07-08 | Research Foundation Of State University Of New York | Method and apparatus for selective clocking using a Muller-C element |
US6233690B1 (en) * | 1998-09-17 | 2001-05-15 | Intel Corporation | Mechanism for saving power on long latency stalls |
DE10354215B4 (de) * | 2003-11-20 | 2010-02-25 | Infineon Technologies Ag | Taktregulierungsvorrichtung sowie Schaltungsanordnung |
GB2450564B (en) * | 2007-06-29 | 2011-03-02 | Imagination Tech Ltd | Clock frequency adjustment for semi-conductor devices |
DE102008012285B3 (de) * | 2008-03-03 | 2009-07-23 | Texas Instruments Deutschland Gmbh | Rechnerkernsystem mit Selbstschutz |
EP2565653B1 (en) * | 2011-09-05 | 2019-05-08 | Fluke Corporation | Watchdog for voltage detector with display triggering visual warning |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4780890A (en) * | 1986-09-29 | 1988-10-25 | Microwave Semiconductor Corp. | High-speed pulse swallower |
JP2719684B2 (ja) * | 1988-05-23 | 1998-02-25 | 株式会社アドバンテスト | 遅延発生装置 |
US4961013A (en) * | 1989-10-18 | 1990-10-02 | Hewlett-Packard Company | Apparatus for generation of scan control signals for initialization and diagnosis of circuitry in a computer |
-
1990
- 1990-07-20 JP JP2193738A patent/JPH0816857B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-15 US US07/731,127 patent/US5192914A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0478908A (ja) | 1992-03-12 |
US5192914A (en) | 1993-03-09 |
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