JPH09269933A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH09269933A JPH09269933A JP8078057A JP7805796A JPH09269933A JP H09269933 A JPH09269933 A JP H09269933A JP 8078057 A JP8078057 A JP 8078057A JP 7805796 A JP7805796 A JP 7805796A JP H09269933 A JPH09269933 A JP H09269933A
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- JP
- Japan
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- cpu
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- breakpoint
- cpus
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- Pending
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Abstract
(57)【要約】
【課題】 マルチプロセッサシステムを構成する各ＣＰ
Ｕ間で、ハードウエアブレークポイントの設定の同期を
取れるようにする。 【解決手段】 バス６を介して接続されている複数のＣ
ＰＵ１のそれぞれに、全ＣＰＵ１で情報を共有可能なグ
ローバルレジスタ３を組み込み、このグローバルレジス
タ３をグローバルブレークポイントレジスタ３ａとして
使用することで、バススヌープ機能により、あるＣＰＵ
１のグローバルレジスタ３にブレークポイント情報が設
定されると、このブレークポイント情報が他のＣＰＵ１
のグローバルレジスタ３にも設定され、全ＣＰＵ１で直
ちに有効となる。
Ｕ間で、ハードウエアブレークポイントの設定の同期を
取れるようにする。 【解決手段】 バス６を介して接続されている複数のＣ
ＰＵ１のそれぞれに、全ＣＰＵ１で情報を共有可能なグ
ローバルレジスタ３を組み込み、このグローバルレジス
タ３をグローバルブレークポイントレジスタ３ａとして
使用することで、バススヌープ機能により、あるＣＰＵ
１のグローバルレジスタ３にブレークポイント情報が設
定されると、このブレークポイント情報が他のＣＰＵ１
のグローバルレジスタ３にも設定され、全ＣＰＵ１で直
ちに有効となる。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチプロセッサ
システムに関するもので、特に、プロセッサ間でのハー
ドウエアブレークポイントの設定方式に関するものであ
る。
システムに関するもので、特に、プロセッサ間でのハー
ドウエアブレークポイントの設定方式に関するものであ
る。
【０００２】
【従来の技術】従来、マルチプロセッサシステムにおけ
るハードウエアブレークポイントの設定は、各ＣＰＵ毎
に別々に実行する必要があった。例えば、各ＣＰＵ毎に
モニタツールを起動して、ハードウエアブレークポイン
トを設定する方式や、初めにブレークポイントの設定を
行ったＣＰＵから他のＣＰＵに対してプロセッサ間通信
等の手段を使い、ブレークポイントの設定を通知する方
式のいずれかで行われていた。
るハードウエアブレークポイントの設定は、各ＣＰＵ毎
に別々に実行する必要があった。例えば、各ＣＰＵ毎に
モニタツールを起動して、ハードウエアブレークポイン
トを設定する方式や、初めにブレークポイントの設定を
行ったＣＰＵから他のＣＰＵに対してプロセッサ間通信
等の手段を使い、ブレークポイントの設定を通知する方
式のいずれかで行われていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のブレークポイントの設定方式では、１番目のＣ
ＰＵのブレークポイントの設定から、他の全てのＣＰＵ
のブレークポイントの設定が完了するまでの間にタイム
ラグが発生するため、クリティカルなタイミングでのブ
レークポイントの設定ができないという問題があった。
た従来のブレークポイントの設定方式では、１番目のＣ
ＰＵのブレークポイントの設定から、他の全てのＣＰＵ
のブレークポイントの設定が完了するまでの間にタイム
ラグが発生するため、クリティカルなタイミングでのブ
レークポイントの設定ができないという問題があった。
【０００４】例えば、プロセッサ間通信を用いた場合、
受信側のＣＰＵで割り込みマスク等を設定している場合
は、この割り込みが終了するまでブレークポイント設定
の通知は行えず、結果として、ブレークポイントの設定
の同期を取ることができないものであった。
受信側のＣＰＵで割り込みマスク等を設定している場合
は、この割り込みが終了するまでブレークポイント設定
の通知は行えず、結果として、ブレークポイントの設定
の同期を取ることができないものであった。
【０００５】
【課題を解決するための手段】上述した課題を解決する
ため、本発明は、バスを介して接続されている複数のＣ
ＰＵのそれぞれに、全ＣＰＵで情報を共有可能なグロー
バルレジスタを組み込み、このグローバルレジスタをブ
レークポイントレジスタとして使用することで、バスス
ヌープ機能により、ある１つのＣＰＵのグローバルレジ
スタに設定したブレークポイント情報をバス上に送信
し、他のＣＰＵはこのブレークポイント情報を取り込ん
で自身のグローバルレジスタに設定して、このブレーク
ポイント情報を各ＣＰＵで直ちに有効とするものであ
る。
ため、本発明は、バスを介して接続されている複数のＣ
ＰＵのそれぞれに、全ＣＰＵで情報を共有可能なグロー
バルレジスタを組み込み、このグローバルレジスタをブ
レークポイントレジスタとして使用することで、バスス
ヌープ機能により、ある１つのＣＰＵのグローバルレジ
スタに設定したブレークポイント情報をバス上に送信
し、他のＣＰＵはこのブレークポイント情報を取り込ん
で自身のグローバルレジスタに設定して、このブレーク
ポイント情報を各ＣＰＵで直ちに有効とするものであ
る。
【０００６】
【発明の実施の形態】図１は本発明のマルチプロセッサ
システムの実施の形態の一例を示すブロック図である。
図において、１はマルチプロセッサシステムを構成する
ＣＰＵで、ｎ個のＣＰＵ１を備えている。
システムの実施の形態の一例を示すブロック図である。
図において、１はマルチプロセッサシステムを構成する
ＣＰＵで、ｎ個のＣＰＵ１を備えている。
【０００７】各ＣＰＵ１は、ローカルレジスタ群２、グ
ローバルレジスタ群３、１次キャッシュ４、ＴＬＢ（ア
ドレス変換キャッシュ）５等を備えている。ここで、各
ＣＰＵ１に搭載されるグローバルレジスタ群３は、全Ｃ
ＰＵ１から参照および更新が可能なもので、汎用レジス
タとＧＢＲ（グローバルブレークポイントレジスタ）３
ａ等の特定の目的を持つ専用レジスタから構成され、こ
の各専用レジスタの機能は、全ＣＰＵ１で有効なもの
で、ある１つのＣＰＵ１がグローバルレジスタ３に設定
した情報は、スヌープ機能により直ちに他の全ＣＰＵ１
に反映され、有効になる。
ローバルレジスタ群３、１次キャッシュ４、ＴＬＢ（ア
ドレス変換キャッシュ）５等を備えている。ここで、各
ＣＰＵ１に搭載されるグローバルレジスタ群３は、全Ｃ
ＰＵ１から参照および更新が可能なもので、汎用レジス
タとＧＢＲ（グローバルブレークポイントレジスタ）３
ａ等の特定の目的を持つ専用レジスタから構成され、こ
の各専用レジスタの機能は、全ＣＰＵ１で有効なもの
で、ある１つのＣＰＵ１がグローバルレジスタ３に設定
した情報は、スヌープ機能により直ちに他の全ＣＰＵ１
に反映され、有効になる。
【０００８】また、ＧＢＲ３ａは、各ＣＰＵ１のハード
ウエアブレークポイントの情報が設定されるものであ
る。さらに、バス６上には、各ＣＰＵ１との間に２次キ
ャッシュ７があり、バス６上の共用メモリ８は、各ＣＰ
Ｕ１からアクセス可能な密結合方式のマルチプロセッサ
システムとなっている。
ウエアブレークポイントの情報が設定されるものであ
る。さらに、バス６上には、各ＣＰＵ１との間に２次キ
ャッシュ７があり、バス６上の共用メモリ８は、各ＣＰ
Ｕ１からアクセス可能な密結合方式のマルチプロセッサ
システムとなっている。
【０００９】次に、上記構成におけるハードウエアブレ
ークポイントの設定方式を説明する。各ＣＰＵ１が共用
メモリ８にアクセスする場合のハードウエアブレークポ
イントの設定は、従来、各ＣＰＵ１固有のローカルレジ
スタ群２をブレークポイントレジスタとして使用し、こ
こにブレークポイントの情報を各ＣＰＵ１毎に設定する
ものであった。
ークポイントの設定方式を説明する。各ＣＰＵ１が共用
メモリ８にアクセスする場合のハードウエアブレークポ
イントの設定は、従来、各ＣＰＵ１固有のローカルレジ
スタ群２をブレークポイントレジスタとして使用し、こ
こにブレークポイントの情報を各ＣＰＵ１毎に設定する
ものであった。
【００１０】本実施の形態では、各ＣＰＵ１の内部にグ
ローバルレジスタ群３を組み込み、全てのＣＰＵ１間で
共通の情報を参照できるようにする、さらに、グローバ
ルレジスタ群３をＧＢＲ３ａとして使用することで、全
ＣＰＵ１で共通のブレークポイントレジスタを実現す
る。ここで、各ＣＰＵ１毎のＧＢＲ３ａの同期は、キャ
ッシュの一貫性維持のためのスヌープ機能を用いて行
う。
ローバルレジスタ群３を組み込み、全てのＣＰＵ１間で
共通の情報を参照できるようにする、さらに、グローバ
ルレジスタ群３をＧＢＲ３ａとして使用することで、全
ＣＰＵ１で共通のブレークポイントレジスタを実現す
る。ここで、各ＣＰＵ１毎のＧＢＲ３ａの同期は、キャ
ッシュの一貫性維持のためのスヌープ機能を用いて行
う。
【００１１】図２は本実施の形態のマルチプロセッサシ
ステムにおけるハードウエアブレークポイント設定方式
の動作を示すブロック図である。あるＣＰＵ１＃ｉが、
ブレークポイントを設定するために、自ＣＰＵのＧＢＲ
３ａにブレークポイント情報を設定する。この設定情報
は、キャッシュの一貫性維持のためのバススヌープ機能
を介してバス６上に送信され、他のＣＰＵ１は、この情
報を取り込んで各ＣＰＵ１のＧＢＲ３ａを設定する。
ステムにおけるハードウエアブレークポイント設定方式
の動作を示すブロック図である。あるＣＰＵ１＃ｉが、
ブレークポイントを設定するために、自ＣＰＵのＧＢＲ
３ａにブレークポイント情報を設定する。この設定情報
は、キャッシュの一貫性維持のためのバススヌープ機能
を介してバス６上に送信され、他のＣＰＵ１は、この情
報を取り込んで各ＣＰＵ１のＧＢＲ３ａを設定する。
【００１２】そして、更新されたＧＢＲ３ａの内容は、
各ＣＰＵ１上で直ちに有効となり、全てのＣＰＵ１での
ブレークポイント設定の同期が可能である。以上説明し
たように、本実施の形態のマルチプロセッサシステムに
おけるハードウエアブレークポイント設定方式では、あ
る一つのＣＰＵ１上でＧＢＲ３ａにブレークポイントの
情報を設定すると、通常のメモリアクセスと同じクロッ
ク数で全てのＣＰＵ１のＧＢＲ３ａにブレークポイント
の情報が設定されるため、他のＣＰＵ１で割り込みマス
ク等が行われていても、ブレークポイント設定のタイミ
ングに遅れが発生せず、各ＣＰＵ１間のハードウエアブ
レークポイントの設定の同期が可能となる。
各ＣＰＵ１上で直ちに有効となり、全てのＣＰＵ１での
ブレークポイント設定の同期が可能である。以上説明し
たように、本実施の形態のマルチプロセッサシステムに
おけるハードウエアブレークポイント設定方式では、あ
る一つのＣＰＵ１上でＧＢＲ３ａにブレークポイントの
情報を設定すると、通常のメモリアクセスと同じクロッ
ク数で全てのＣＰＵ１のＧＢＲ３ａにブレークポイント
の情報が設定されるため、他のＣＰＵ１で割り込みマス
ク等が行われていても、ブレークポイント設定のタイミ
ングに遅れが発生せず、各ＣＰＵ１間のハードウエアブ
レークポイントの設定の同期が可能となる。
【００１３】具体的には、共用メモリ上の命令やデータ
等を使用して各ＣＰＵが同時に実行される密結合型のマ
ルチスレッドオペレーティングシステムでは、共用メモ
リ上のデータに対する各ＣＰＵのアクセスが非同期に発
生するため、ブレークポイントの設定時は、全ＣＰＵの
ブレークポイントを同期を取って同一の値に設定する必
要があるが、従来は、同期をとることができないため
に、クリティカルなタイミングでの設定が行えず、オペ
レーティングシステムの障害解析や性能分析等において
十分な結果が得られない場合があった。これに対して、
本実施の形態のマルチプロセッサシステムでは、全ＣＰ
Ｕのブレークポイントの同期が可能となったので、密結
合型のマルチスレッドオペレーティングシステムにおけ
る障害解析や性能分析等の機能向上が可能となる。
等を使用して各ＣＰＵが同時に実行される密結合型のマ
ルチスレッドオペレーティングシステムでは、共用メモ
リ上のデータに対する各ＣＰＵのアクセスが非同期に発
生するため、ブレークポイントの設定時は、全ＣＰＵの
ブレークポイントを同期を取って同一の値に設定する必
要があるが、従来は、同期をとることができないため
に、クリティカルなタイミングでの設定が行えず、オペ
レーティングシステムの障害解析や性能分析等において
十分な結果が得られない場合があった。これに対して、
本実施の形態のマルチプロセッサシステムでは、全ＣＰ
Ｕのブレークポイントの同期が可能となったので、密結
合型のマルチスレッドオペレーティングシステムにおけ
る障害解析や性能分析等の機能向上が可能となる。
【００１４】また、共用メモリ８を介さなくても各ＣＰ
Ｕ１間で情報の受渡しが可能であるので、各ＣＰＵ１の
レジスタへの情報設定において、情報通知のためのプロ
セッサ間通信等のソフトウエアアルゴリズムを必要とせ
ず、あるＣＰＵ１のレジスタから別のあるＣＰＵ１のレ
ジスタへと直接情報の受渡しが可能で、ソフトウエアの
オーバヘッドが減少する。
Ｕ１間で情報の受渡しが可能であるので、各ＣＰＵ１の
レジスタへの情報設定において、情報通知のためのプロ
セッサ間通信等のソフトウエアアルゴリズムを必要とせ
ず、あるＣＰＵ１のレジスタから別のあるＣＰＵ１のレ
ジスタへと直接情報の受渡しが可能で、ソフトウエアの
オーバヘッドが減少する。
【００１５】ここで、図１および図２では、グローバル
レジスタ３をＧＢＲ３ａとして使用することで、ブレー
クポイントの設定を同期を取って行えるものであった
が、あるＣＰＵ１のグローバルレジスタ３は全ＣＰＵ１
から参照および更新が可能なもので、このグローバルレ
ジスタ３の中の専用レジスタの機能は、全ＣＰＵ１で有
効なものであり、ある１つのＣＰＵ１がグローバルレジ
スタ３に設定した情報は、直ちに全ＣＰＵに反映され、
有効となるので、ブレークポイント以外の情報であって
も、グローバルレジスタ３を使用することで、あるＣＰ
Ｕ１に設定した情報を他のＣＰＵ１にも設定可能であ
る。
レジスタ３をＧＢＲ３ａとして使用することで、ブレー
クポイントの設定を同期を取って行えるものであった
が、あるＣＰＵ１のグローバルレジスタ３は全ＣＰＵ１
から参照および更新が可能なもので、このグローバルレ
ジスタ３の中の専用レジスタの機能は、全ＣＰＵ１で有
効なものであり、ある１つのＣＰＵ１がグローバルレジ
スタ３に設定した情報は、直ちに全ＣＰＵに反映され、
有効となるので、ブレークポイント以外の情報であって
も、グローバルレジスタ３を使用することで、あるＣＰ
Ｕ１に設定した情報を他のＣＰＵ１にも設定可能であ
る。
【００１６】すなわち、ある１つのＣＰＵ１が自ＣＰＵ
１内のグローバルレジスタ３に情報を設定すると、この
設定情報は、バススヌープ機能を介してバス６上に送信
され、他のＣＰＵ１はこの情報を取り込んで各ＣＰＵ１
のグローバルレジスタ３を設定する。そして、この設定
された情報は各ＣＰＵ１で直ちに有効になる。例えば、
グローバルレジスタ３をＴＬＢ等として使用すれば、プ
ロセススイッチ時の論理アドレスの切り替えおよびＴＬ
Ｂエントリの無効化を効率的に行うことが可能である。
１内のグローバルレジスタ３に情報を設定すると、この
設定情報は、バススヌープ機能を介してバス６上に送信
され、他のＣＰＵ１はこの情報を取り込んで各ＣＰＵ１
のグローバルレジスタ３を設定する。そして、この設定
された情報は各ＣＰＵ１で直ちに有効になる。例えば、
グローバルレジスタ３をＴＬＢ等として使用すれば、プ
ロセススイッチ時の論理アドレスの切り替えおよびＴＬ
Ｂエントリの無効化を効率的に行うことが可能である。
【００１７】このように、ブレークポイントの情報以外
でも、共用メモリ８を介さず各ＣＰＵ１間で情報の受渡
しが可能であるので、各ＣＰＵ１のレジスタへの情報設
定において、情報通知のためのプロセッサ間通信等のソ
フトウエアアルゴリズムを必要とせず、あるＣＰＵ１の
レジスタから別のあるＣＰＵ１のレジスタへと直接情報
の受渡しが可能で、ソフトウエアのオーバヘッドが減少
する。
でも、共用メモリ８を介さず各ＣＰＵ１間で情報の受渡
しが可能であるので、各ＣＰＵ１のレジスタへの情報設
定において、情報通知のためのプロセッサ間通信等のソ
フトウエアアルゴリズムを必要とせず、あるＣＰＵ１の
レジスタから別のあるＣＰＵ１のレジスタへと直接情報
の受渡しが可能で、ソフトウエアのオーバヘッドが減少
する。
【００１８】
【発明の効果】以上説明したように、本発明は、バスを
介して接続されている複数のＣＰＵのそれぞれに、全Ｃ
ＰＵで情報を共有可能なグローバルレジスタを組み込
み、このグローバルレジスタをブレークポイントレジス
タとして使用することで、バススヌープ機能により、あ
る１つのＣＰＵのグローバルレジスタに設定したブレー
クポイント情報が他のＣＰＵのグローバルレジスタに設
定され、このブレークポイント情報が各ＣＰＵで直ちに
有効となるものである。
介して接続されている複数のＣＰＵのそれぞれに、全Ｃ
ＰＵで情報を共有可能なグローバルレジスタを組み込
み、このグローバルレジスタをブレークポイントレジス
タとして使用することで、バススヌープ機能により、あ
る１つのＣＰＵのグローバルレジスタに設定したブレー
クポイント情報が他のＣＰＵのグローバルレジスタに設
定され、このブレークポイント情報が各ＣＰＵで直ちに
有効となるものである。
【００１９】これにより、各ＣＰＵ間のハードウエアブ
レークポイントの設定の同期が可能となる。
レークポイントの設定の同期が可能となる。
【図１】本発明のマルチプロセッサシステムの実施の形
態の一例を示すブロック図
態の一例を示すブロック図
【図２】本実施の形態のマルチプロセッサシステムにお
けるハードウエアブレークポイント設定方式の動作を示
すブロック図
けるハードウエアブレークポイント設定方式の動作を示
すブロック図
１ ＣＰＵ ３ グローバルレジスタ ３ａ ＧＢＲ
Claims (2)
- 【請求項１】 バスを介して接続されている複数のＣＰ
Ｕのそれぞれに、全ＣＰＵで情報を共有可能なグローバ
ルレジスタを組み込み、 バススヌープ機能により、ある１つのＣＰＵのグローバ
ルレジスタに設定した情報をバス上に送信し、他のＣＰ
Ｕはこの設定情報を取り込んで自身のグローバルレジス
タに情報を設定し、この設定情報は各ＣＰＵで直ちに有
効となることを特徴とするマルチプロセッサシステム。 - 【請求項２】 請求項１記載のマルチプロセッサシステ
ムにおいて、 前記グローバルレジスタをブレークポイントレジスタと
して使用し、 バススヌープ機能により、ある１つのＣＰＵのグローバ
ルレジスタに設定したブレークポイント情報を他のＣＰ
Ｕに設定させることを特徴とするマルチプロセッサシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8078057A JPH09269933A (ja) | 1996-04-01 | 1996-04-01 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8078057A JPH09269933A (ja) | 1996-04-01 | 1996-04-01 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09269933A true JPH09269933A (ja) | 1997-10-14 |
Family
ID=13651233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8078057A Pending JPH09269933A (ja) | 1996-04-01 | 1996-04-01 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09269933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210107A (ja) * | 2007-02-26 | 2008-09-11 | Fujitsu Ltd | シミュレーション方法及びシミュレーション装置 |
| CN109240721A (zh) * | 2018-08-24 | 2019-01-18 | 江苏恒宝智能系统技术有限公司 | 一种mcu在线升级的方法 |
-
1996
- 1996-04-01 JP JP8078057A patent/JPH09269933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210107A (ja) * | 2007-02-26 | 2008-09-11 | Fujitsu Ltd | シミュレーション方法及びシミュレーション装置 |
| CN109240721A (zh) * | 2018-08-24 | 2019-01-18 | 江苏恒宝智能系统技术有限公司 | 一种mcu在线升级的方法 |
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