JP2001133525A - Ｉｃテスタのタイミングパルス発生回路およびｉｃテスタ - Google Patents

Abstract

(57)【要約】 【課題】タイミング制御データの高速データ転送と、回
路スペース減少、小規模化が可能なＩＣテスタを容易に
実現できるタイミングパルス発生回路およびＩＣテスタ
を提供することにある。 【解決手段】タイミングパルス発生回路の内部にパター
ン発生回路側にあるテスト周期パルス発生回路と実質的
に同一構成でこれのテスト周期パルスと同等なテスト周
期パルスを発生する第２のテスト周期パルス発生回路を
設けてパターン発生回路から出力されたタイミング制御
データを受けてテスト周期パルスを発生させることで、
パターン発生回路側のテスト周期パルス発生回路とは独
立にテスト周期パルスを生成することができ、パターン
発生回路から出力されたタイミング制御データを受ける
タイミングとそれを得るタイミングをバッファ回路にお
いて第２のテスト周期パルス発生回路のテスト周期パル
スによりタイミング調整するようにしているので、従来
のような転送時間調整回路等のアナログ的な遅延調整が
不要になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＣテスタのタ
イミングパルス発生回路およびＩＣテスタに関し、詳し
くは、タイミング生成のためのデータ（以下タイミング
制御データ）の受信側に取込タイミングを調整するバッ
ファ回路を設けることで、タイミング制御データの受信
タイミング調整を容易にし、さらに、従来のようなアナ
ログ遅延調整回路を使用したタイミング制御データの転
送調整方式を用いなくても済むようなタイミングパルス
発生回路およびＩＣテスタに関するものである。

【０００２】

【従来の技術】ＩＣテスタ、特に、そのＬＳＩテスタ
は、試験対象デバイス（ＤＵＴ）の高速化に伴い、装置
の高速化が進んでいる。装置の高速化を実現するために
は、ＬＳＩテスタの各構成ユニット、または各ユニット
に内蔵されたプリント基板間等において試験に必要なタ
イミング制御データの高速なデータ転送と、回路スペー
スの減少、小規模化などが必須になる。一方、装置にお
けるデータ転送の高速化は、データ転送のユニット間ま
たは基板上におけるデータ転送マージンの減少をまねく
ことにもなる。ＣＭＯＳ ＬＳＩ等を用いたデータ転送
用回路では、製造ばらつきあるいは配線長等によりデー
タおよびクロック経路の伝搬時間にばらつきがあって、
それが大きいために、このばらつきを吸収するデータ転
送のタイミング調整回路が必要になる。しかも、これの
遅延時間の調整が大きくなって、その回路スペースが増
大する傾向にある。また、高速なタイミング制御データ
の転送を行うのために、タイミング制御データの転送タ
イミング調整精度の向上が要求されている。

【０００３】従来技術におけるユニット間またはプリン
ト基板間のタイミング制御データの転送回路として、図
８に、従来のＩＣテスタのタイミング発生系を中心とす
るブロック図を示す。これについて説明すると、従来の
回路では、パターン発生部２とタイミング発生部６とタ
イミング制御データの転送時間を調整する転送時間調整
回路９とから構成されている。パターン発生部２は、テ
スト周期パルス発生回路（以下テスト周期発生回路）２
１とパターン発生回路２２とで構成され、パターン発生
部２から出力されたタイミング制御データが転送時間調
整回路９を介してタイミング発生部６に送出される。転
送時間調整回路９は、タイミング発生部６が取込可能な
タイミングになるようにタイミング制御データを調整す
る回路であって、基準クロック発振器１の基準クロック
ＣＬＫを分配し、そのタイミングを調整する転送タイミ
ング調整回路９ａと、テスト周期クロック（レートパル
スＲａ）のタイミングを調整する転送タイミング調整回
路９ｂ、そしてデータ遅延調整回路９ｃとから構成され
る。データ遅延調整回路９ｃは、タイミング制御データ
を遅延調整するものであり、このタイミング制御データ
とともに発生するテスト周期クロック（レートパルスＲ
ａ）に応じてタイミング制御データをメモリに記憶し、
転送タイミング調整回路９ｂにより転送時間に合わせて
遅延調整したレートパルスＲａによりタイミング制御デ
ータをメモリから読出すことでタイミング制御データに
転送時間に合う遅延時間を設定する。タイミング発生部
６は、ＤＵＴのピン端子対応、あるいは複数のピン端子
対応に設けられたタイミング発生部６ａ，６ｂ，…６ｍ
からなり、各タイミング発生部６ａ，６ｂ，…６ｍは、
それぞれテスト周期演算回路６１とタイミングクロック
発生回路６２、複数のタイミング発生部内でのタイミン
グの微調整を行うタイミング調整回路６３とから構成さ
れている。

【０００４】図９は、図８における、パターン発生２
と、転送時間調整回路９、１つのタイミング発生部６
（タイミング発生部６ａ，６ｂ，…６ｍの代表として）
との構成を示す、その詳細説明図である。なお、転送時
間調整回路９は、転送タイミング調整回路９ｂとデータ
遅延調整回路９ｃとの構成のものとして以下説明する。
基準クロックＣＬＫ側の転送タイミング調整回路９ａは
発明に直接関係しないのでここでは省略する。パターン
発生部２は、パターン発生回路２２と、転送調整用フリ
ップフロップのFFa２３，FFｂ２４、そしてテスト周期
発生回路２１とからなる。テスト周期発生回路２１は、
ユーザが設定するテスト周期を格納するテスト周期デー
タメモリ部211、このテスト周期データメモリ部211から
読出したテスト周期データを加算演算する累積演算部21
2、そしてその累積演算部212の出力によりテスト周期パ
ルス（レートパルスＲａ）を発生する計数回路部213と
から構成される。なお、テスト周期データメモリ部211
のテスト周期に関するデータは、ＣＰＵ４を介して設定
され、パターン発生回路２２から出力されたタイミング
制御データによりテスト周期データメモリ部211のアド
レスがアクセスされてこのタイミング制御データのアク
セスによりテスト周期に関するデータ（タイミングカウ
ントデータ）がテスト周期データメモリ部211から発生
する。この明細書において以下で説明する他のテスト周
期データメモリ部も同様である。転送時間調整回路９
は、フリップフロップＦＦ９１とこのフリップフロップ
ＦＦ９１のクロック入力端に設けた遅延回路９２を単位
回路としてこの単位回路を多段に従属接続した回路によ
り構成される。ところで、この明細書において示すフリ
ップフロップＦＦについては、パターン発生回路２２の
DTのタイミング制御データ（アドレス信号）のビット数
分だけパラレルに設けられているが、図示する関係上、
その１ビット分だけを代表して示してある。以下、この
明細書において同じである。

【０００５】タイミング発生部６は、転送時間調整回路
９からの出力データとの同期を取るためのテスト周期演
算回路６１、タイミングクロック発生回路６２、そして
フリップフロップ回路からなるタイミング調整回路６３
とにより構成される。テスト周期演算回路６１は、テス
ト周期データメモリ部611、累積演算部612からなり、タ
イミングクロック発生回路６２は、テスト周期に対応す
るタイミングクロックの設定値を格納したタイミング設
定メモリ部621、このメモリ部の出力データと累積演算
部612からの出力データの加算を行うアダー622、このア
ダー622から出力されるデータに従いタイミングクロッ
クを発生するために、デジタル的な計数遅延を行う計数
回路部623および基準クロックの１周期未満のアナログ
遅延を行う可変遅延回路624とにより構成される。そし
て、タイミング調整回路６３は、フリップフロップＦＦ
ａ631，ＦＦｂ632からなる。なお、この例において、テ
スト周期データメモリ部211、テスト周期データメモリ
部611とは、同一の回路であり、同一動作をする。ま
た、累積演算部212,612は、同一の回路であり、同一動
作をする。

【０００６】ここで、計数回路部213と計数回路部623も
構成が同一であって、基準クロックＣＬＫの１周期以上
のクロック遅延を行うためのものであり、基準クロック
ＣＬＫを計数して計数終了後に計数パルスを発生する。
可変遅延回路624は、発生したパルス（タイミングクロ
ック）をさらに所定の分解能・可変幅でクロック遅延を
行う。計数回路部213と計数回路部623の詳細回路例を図
１０に示す。計数回路部213、623は、図１０において、
基準クロック発振器１の基準クロックＣＬＫを計数する
カウンタ８１、そのカウンタ８１の出力データと累積演
算部212の出力である入力データｔｒｃあるいは累積演
算部612の出力であるｔｃ（累積演算部212の出力ではｔ
ｒｃ）との一致を検出する一致検出回路８２、その一致
検出信号が出力されたときに基準クロックＣＬＫと同期
をとってクロックを発生するフリップフロップＦＦ８
３、そしてフリップフロップＦＦ８３の出力と基準クロ
ックＣＬＫとを受けてこれらの論理積で計数クロックを
発生するＡＮＤゲート８４とにより構成される。

【０００７】図１１は、図９の示す回路の動作タイミン
グチャートであり、それぞれの回路の出力波形を示して
いる。この動作チャートは、基準クロック発振器１の周
期をタイミングチャートの時間の１単位とし、説明を簡
単にするために、テスト周期データメモリ部211、611に
はタイミングカウントデータDTとして数値“２”がすべ
てのアドレスに格納されていて、これが読出されるもの
とする。また、タイミング設定メモリ部621にはタイミ
ングカウントデータDTとして数値“１”がすべてのアド
レスに格納されていて、これが読出されるものとする。
なお、タイミングカウントデータDTの数値は、基準クロ
ックＣＬＫのカウント数を示す。計数回路部213の内部
カウンタ８１（図１０参照）は、基準クロック発振器１
の基準クロックＣＬＫを受けてこれに同期して動作する
ので、基準クロックＣＬＫの発生数がそのカウント値に
なる。すなわち、基準クロックＣＬＫの発生に応じてそ
の値は、“１”，“２”，“３”…になる。テスト周期
パルス（レートパルスＲａ）が発生する毎にパターン発
生回路２２から出力されたアドレスデータDTa，DTb，TD
c，…がテスト周期データメモリ部211のアドレスADに加
えられ、これによりアクセスされたテスト周期データメ
モリ部211は、読出データDTとして“２”を発生して累
積演算部212に送出する。累積演算部212は、読出データ
DTのタイミングカウントデータ“２”とテスト周期での
累積値とを加算するものであり、前回までの演算結果に
読出データDTの値を加算して結果として、その値は、
“０”，“４”，“６”，“８”，…となる。

【０００８】図１０に示すように、この累積演算部212
の演算結果ｔｃと計測回路部213の内部カウンタ８１の
値を一致検出回路８２において比較し、それらの値が一
致したとき、その次の基準クロックＣＬＫを計測回路部
213がテスト周期パルスとして発生し、これがテスト周
期発生回路２１のレートパルスＲａ出力となる。また、
転送時間調整回路９は、レートパルスＲａを受けてパタ
ーン発生回路２２から出力されたアドレスデータDTa，D
Tb，TDc，…をタイミング発生部６において同期可能な
タイミングにデータを遅延調整する。タイミング制御デ
ータの転送時間の調整は、図１１において、パターン発
生回路２２から出力されるアドレスデータDTa，DTb，TD
c，…と転送用フリップフロップFF92の出力のデータDT
a，DTb，TDc，…とのタイミングを参照すると分かるよ
うに、遅延回路群９２の遅延量を調整して行われる。

【０００９】転送時間調整回路９により遅延調整された
アドレスデータDTa，DTb，TDc，…は、アクセスアドレ
スとしてタイミング発生部６のテスト周期データメモリ
部611とタイミング設定メモリ部621とのそれぞれのアド
レス端子ADにタイミング調整回路６３を介して加えられ
る。累積演算部612は、パターン発生部２の累積演算部2
12と同一動作であり、“０”，“４”，“６”，
“８”，…の出力を発生する。アダー622は、累積演算
部612の前記出力値とタイミング設定メモリ部621の出力
値とを加算演算して計数回路部623と可変遅延回路624と
にデータｔｃ，ｔｄを与える。計数回路部623は、前記
した計数回路部213と同様に、累積演算部612の演算結果
ｔｃと計測回路部623の内部カウンタ８１の値を一致検
出回路８２において比較して値がこれらが一致したと
き、その次の基準クロックＣＬＫを計数回路部623がタ
イミングクロック６２ａとして発生し、これが可変遅延
回路624でデータに従って微調整されてタイミングクロ
ック発生回路６２からタイミングクロック６２ａが出力
される。

【００１０】

【発明が解決しようとする課題】以上、説明したよう
に、従来のタイミング制御データの転送は、１つのパタ
ーン発生部２から複数のタイミング発生部６ａ，６ｂ，
…６ｍにタイミング制御データの転送を行うために、タ
イミング調整回路として、転送時間調整回路９を設け、
タイミング発生部にはタイミング調整回路６３を設け、
アナログ的な遅延調整を行い、製造ばらつきあるいは配
線長等によりデータおよびクロック経路の伝搬遅延時間
のばらつきなどを吸収している。このように、装置の基
板間および基板上にはそれぞれに遅延時間を調整する遅
延調整回路が必要であり、そのための回路スペースを必
要としていた。また、前記のような遅延調整回路を使用
してのタイミング調整は、タイミング発生部である受信
側の特定のタイミングに対して、パターン発生部２や転
送時間調整回路９等の送信側で行っているので、多分配
するようなタイミング制御データにあってその分、大き
な調整時間を必要としている。この発明の目的は、この
ような従来技術の問題点を解決するものであって、受信
側にタイミング制御データの取込タイミングを調整する
遅延読出手段を設けることで、データのタイミング調整
を容易にし、さらに、従来のようなアナログ遅延調整回
路を使用したタイミング制御データの転送調整方式を用
いなくてもタイミング制御データの高速データ転送と、
回路スペースの減少、小規模化が可能なＩＣテスタを容
易に実現できるタイミングパルス発生回路およびＩＣテ
スタを提供することにある。

【００１１】

【課題を解決するための手段】このような目的を達成す
るためのこの発明のタイミングパルス発生回路およびＩ
Ｃテスタの特徴は、基準クロックを発生する基準クロッ
ク発生回路と、パターン発生回路と、このパターン発生
回路から出力されたデータに応じて基準クロックに同期
してテスト周期パルスを発生するテスト周期パルス発生
回路と、テスト周期パルスに応じてタイミング信号を発
生するタイミングパルス発生回路とを有するＩＣテスタ
において、テスト周期パルス発生回路を第１としてタイ
ミングパルス発生回路に設けられた第１のテスト周期パ
ルス発生回路と構成が実質的に同一でテスト周期パルス
と同等なテスト周期パルスを発生する第２のテスト周期
パルス発生回路と、第１のテスト周期パルス発生回路の
テスト周期パルスを受けてこれに応じてパターン発生回
路から出力されたデータを記憶し、第２のテスト周期パ
ルス発生回路のテスト周期パルスに応じて記憶されたデ
ータを第２のテスト周期パルス発生回路に送出するデー
タバッファ回路とを備えていて、データバッファ回路が
第１のテスト周期パルス発生回路のテスト周期パルスを
受けるタイミングに対応して発生する基準クロックの発
生タイミングか、その後の基準クロックの発生タイミン
グに同期して第２のテスト周期パルス発生回路のテスト
周期パルスの発生が開始され、タイミングパルス発生回
路が第２のテスト周期パルス発生回路のテスト周期パル
スに基づいてタイミング信号を発生するものである。ま
た、前記のような目的を達成するためのこの発明の他の
ＩＣテスタの特徴は、基準クロックを発生する基準クロ
ック発生回路と、パターン発生回路と、このパターン発
生回路から出力されたタイミング生成のための第１のデ
ータに応じて基準クロックに同期してテスト周期パルス
を発生するテスト周期パルス発生回路と、テスト周期パ
ルスに応じてテストをするための第２のデータを受信す
るデータ受信回路とを有するＩＣテスタにおいて、テス
ト周期パルス発生回路を第１としてタイミングパルス発
生回路に設けられた第１のテスト周期パルス発生回路と
構成が実質的に同一でテスト周期パルスと同等なテスト
周期パルスを発生する第２のテスト周期パルス発生回路
と、第１のテスト周期パルス発生回路のテスト周期パル
スを受けてこれに応じてパターン発生回路から出力され
た第１のデータを記憶し、第２のテスト周期パルス発生
回路のテスト周期パルスに応じて記憶された第１のデー
タを第２のテスト周期パルス発生回路に送出するデータ
バッファ回路とを備えていて、データバッファ回路が第
１のテスト周期パルス発生回路のテスト周期パルスを受
けるタイミングに対応して発生する基準クロックの発生
タイミングか、その後の基準クロックの発生タイミング
に同期して第２のテスト周期パルス発生回路のテスト周
期パルスの発生が開始され、このテスト周期パルスに応
じてデータ受信回路が第２のデータを受信するものであ
る。

【００１２】

【発明の実施の形態】このように、タイミングパルス発
生回路の内部にあるいはデータ受信回路側に外部（パタ
ーン発生部側）にあるテスト周期パルス発生回路と実質
的に同一構成でこれのテスト周期パルスと同等なテスト
周期パルスを発生する第２のテスト周期パルス発生回路
を設けてパターン発生回路から出力されたタイミング制
御データを受けてテスト周期パルスを発生させる。この
ことによりパターン発生回路側のテスト周期パルス発生
回路とは独立にテスト周期パルスを生成することができ
る。そして、パターン発生回路から出力されたタイミン
グ制御データを受けるタイミングとそれを得るタイミン
グをバッファ回路において第２のテスト周期パルス発生
回路のテスト周期パルスによりタイミング調整するよう
にしているので、従来のような転送時間調整回路等のア
ナログ的な遅延調整が不要になる。

【００１３】

【実施例】図１は、この発明を適用したＩＣテスタのタ
イミング発生系を中心とする一実施例の原理的な構成を
示すブロック図である。なお、従来技術として示した図
９および図１０に示す構成要素は、同一の符号で示し、
また、図１１に示すデータ等の内容が同一である場合に
は、同一の内容として以下説明する。図１において、タ
イミング信号の発生系１０は、基準クロックＣＬＫを発
生する基準クロック発振器１、テスト用のデータを発生
するパターン発生部２、試験対象デバイスＤＵＴに印加
する波形の切替用タイミングクロックを発生するタイミ
ング発生部３、およびそれら回路の動作の制御、および
レジスタ、メモリへの値をリード・ライトするＣＰＵ４
とから構成される。パターン発生部２は、テスト周期発
生回路２１とパターン発生回路２２とから構成される。
タイミング発生部３は、データ受信バッファ回路３２、
テスト周期発生回路３１、およびタイミングクロック発
生回路６２とから構成される。ここで、パターン発生部
２とタイミング発生部３のそれぞれに設けられているテ
スト周期発生回路２１、３１は同一構成である。パター
ン発生回路２２から出力されたタイミング制御データ
は、パターン発生部２のテスト周期発生回路２１と、タ
イミング発生部３のタイミング発生回路３ａ〜３ｍに分
配する。

【００１４】ここで、パターン発生回路２２からテスト
周期（テストレート）で発生するパルス、すなわちレー
トパルスＲａの発生のためのアドレスデータDTがタイミ
ング制御データとしてテスト周期発生回路２１、３１と
に転送され、テスト周期発生回路２１で発生したレート
パルスＲａをパターン発生回路２２が受けて、次のデー
タがアクセスされて次のアドレスデータDTが発生する。
また、このレートパルスＲａは、発生したアドレスデー
タDTとともにタイミング発生部３に送出される。タイミ
ング発生回路３０（各タイミング発生回路３ａ〜３ｍの
代表として）の各データ受信バッファ回路３２は、レー
トパルスＲａを書込み端子WCKに受け、アドレスデータD
Tを記憶する。テスト周期発生回路３１のテスト周期パ
ルス（レートパルスＲｂ）の発生は、データ受信バッフ
ァ回路３２から、記憶されているアドレスデータDTを受
けることで行われる。ここで発生したテスト周期パルス
（レートパルスＲｂ）は、タイミングクロック発生回路
６２とデータ受信バッファ回路３２とに送出される。デ
ータ受信バッファ回路３２に送出されたレートパルスＲ
ｂは、データ受信バッファ回路３２からアドレスデータ
DTを読出す読出クロックRCKとなり、これに応じてアド
レスデータDTがデータ受信バッファ回路３２の端子RDT
から読出される。なお、レートパルスＲａ，Ｒｂは、基
準クロック発振器１の基準クロックＣＬＫに同期して発
生する。このとき、この発明では、データ受信バッファ
回路３２のレートパルスＲａの受信タイミングがレート
パルスＲｂの発生タイミングに適合するようにあらいあ
じめ設定されている。タイミングクロック発生回路６２
は、アドレスデータDTとレートパルスＲｂとを受けて所
定のタイミングクロック（位相クロック）を発生する。

【００１５】図２に、図１のテスト周期発生回路２１、
３１とタイミングクロック発生回路６２の具体的な実施
例を示す。テスト周期発生回路２１、３１は、テスタユ
ーザが設定するテスト周期を格納するテスト周期データ
メモリ部211,311と、このメモリから読出されたデータ
をテスト周期パルス（レートパルスＲａ，Ｒｂ）に同期
して累積演算をする累積演算部212、312と、計数回路部
213、313とから構成される。データ受信バッファ回路３
２は、転送用のフリップフロップＦＦａ321、ＦＦｂ322
と、レートパルスＲａ（送信クロック）とレートパルス
Ｒｂ（受信クロック）間の位相を比較する位相比較判定
回路323とから構成され、位相比較判定回路323の判定結
果は、ＣＰＵ４にバスを介して送出される。

【００１６】テスト周期発生回路２１、３１は同一構成
であるので、パターン発生部２のテスト周期発生回路２
１の構成要素と対応するタイミング発生部３のテスト周
期発生回路３１の構成要素は、下２桁が対応する符号を
採って示してある。ここで、テスト周期データメモリ部
211,311のタイミングカウントデータは、プログラム処
理によりＣＰＵ４が所定のデータを設定するものである
が、テスタユーザによっても設定することが可能であ
る。ところで、以上の構成において、タイミングクロッ
ク発生回路６２の可変遅延回路624に対応させて、点線
で示すように、テスト周期発生回路２１、３１の計数回
路部213，313の出力に可変遅延回路を挿入して累積演算
部212，312の演算結果に応じて遅延データｔｄを発生さ
せて可変遅延回路に加えてレートパルスＲａ，Ｒｂを微
少遅延させるようにしてもよい。これにより、レートパ
ルスＲａ，Ｒｂのタイミングを微調整することができ
る。

【００１７】さて、テスト周期発生回路２１の計数回路
部213から出力されたレートパルスＲａは、データ受信
バッファ回路３２へと送出され、受信用のレジスタ321
のフリップフロップＦＦａにクロックとして入力されて
パターン発生回路２２から読出されたタイミング制御デ
ータDTがレートパルスＲａの受信タイミングで記憶され
る。また、テスト周期発生回路３１の計数回路部313か
ら出力されたレートパルスＲｂは、データ受信バッファ
回路３２へと送出され、読出用のレジスタ322のフリッ
プフロップＦＦｂにクロックとして入力されてレジスタ
321のタイミング制御データDTがレートパルスＲｂの発
生タイミングで記憶されるとともに、それがアドレスデ
ータとしてテスト周期データメモリ部311のアドレス端
子ADに入力される。その結果、テスト周期データメモリ
部311のデータ出力端子DTには、入力されたタイミング
制御データが示すアドレスにおいてアクセスされたタイ
ミングカウントデータが出力され、読出される。なお、
テスト周期発生回路２１の計数回路部213から出力され
たレートパルスＲａとテスト周期発生回路３１の計数回
路部313から出力されたレートパルスＲｂとは、それぞ
れ位相比較判定回路323にも入力される。

【００１８】このようなデータ受信バッファ回路３２を
設けることで、パターン発生部２側とタイミング発生部
３側とを切り離すことができ、独立にそれぞれにタイミ
ング設定してレートパルスＲａ，Ｒｂを発生させ、動作
させることができる。そして、ここでは、各タイミング
発生回路３０のレートパルスＲｂを、レートパルスＲａ
を受信するまでのデータ転送遅延時間に対応させて発生
させる。具体的には、パターン発生部２側からタイミン
グ発生部３側へのタイミング制御データの伝送遅延時間
の調整は、計数回路部３１３と計数回路部６２３のそれ
ぞれのカウンタ８１（図１０参照）に初期値を設定する
ことで行う。なお、この初期値は、タイミング発生部３
ａ〜３ｍごとにあらかじめ測定した値を設定しておく
か、ＣＰＵ４により計測して設定することができる。後
者については後述する。図３は、図２の回路の動作を説
明するタイミングチャートであって、図１１に対応して
いる。この動作例では、パターン発生部２、タイミング
発生部３への基準クロック発振器１は、同一時間に分配
し、また、パターン発生部２からタイミング発生部３の
データ受信バッファ回路までのデータ伝搬遅延時間をｔ
ｄａｔａとしてある。図３に示した数字の時間単位は、
図１１に対応し、基準クロック発振器１の１クロック周
期を１としてある。ここでは、データ伝搬遅延時間 ｔ
ｄａｔａは、基準クロックＣＬＫの３周期分である。そ
こで、図３では、計数回路部３１３と６２３のそれぞれ
のカウンタ８１の初期値を−３としてある。また、レー
トパルスＲａの遅延時間とタイミング制御データDTの遅
延時間とは実質的に一致しているものとする。

【００１９】従来技術の場合と同様に、テスト周期デー
タメモリ部211、311は、どのアドレスにもタイミングカ
ウント値として２を設定し、タイミング設定メモリ321
は、どのアドレスにもタイミングカウント値として１を
設定しある。以下、タイムチャートの説明をする。パタ
ーン発生回路２からテスト周期データメモリ部211,311
およびタイミング設定メモリ321を読出すためのデータ
ＤＴａ、ＤＴｂ、ＤＴｃ、……がテスト周期パルス（レ
ートパルスＲａ）に同期して出力される。テスト周期デ
ータメモリ部211、311は、そのデータによりアクセスさ
れてテスト周期２を読出し、累積演算部212でその読出
したデータを累積加算する。この累積演算部212からの
出力データは、計数回路部213内のカウンタ８１の出力
値と比較して、一致した場合は、次の基準クロックＣＬ
Ｋの周期でテスト周期パルス、すなわち、レートパルス
Ｒａを発生する。図では、図１１と同様に、計数回路部
213内のカウンタ８１で１，２，３，４，…とカウント
アップを行っており、テスト周期パルスは、そのカウン
ト値と累積演算部212の出力値が一致するカウンタ値
２，４，６，８，…の次の基準クロックＣＬＫに同期し
て発生している。パターン発生部２で発生されたテスト
周期パルス（レートパルスＲａ）とタイミング制御デー
タは、ｔｄａｔａ（基準クロックＣＬＫの３周期分）だ
け遅れてタイミング発生回路３０に入力される。

【００２０】このため、データ受信バッファ回路３２の
レジスタ（フリップフロップＦＦａ）321，レジスタ
（フリップフロップＦＦｂ）322でデータを正常にテス
ト周期発生回路３１に転送するには、タイミング発生回
路３０のテスト周期パルス（レートパルスＲｂ）をtdat
aだけ遅延して発生すればよい。この例では、tdataだけ
テスト周期パルスを遅延して発生するために、計数回路
部313,323内のカウンタ８１の初期値を−３として設定
し、テスト周期パルス（レートパルスＲｂ）をtdataだ
け遅延して発生する。これにより、レートパルスＲａの
受信タイミングにレートパルスＲｂの発生タイミングを
適合させてかつ基準クロックＣＬＫに同期する形でスタ
ートさせることができる。その結果としてデータ受信バ
ッファ回路３２のレジスタ321からレジスタ322まで正常
にデータが転送される。次に、その転送されたデータに
より、累積演算部312は、２，４，６，８、…、と順次
演算し、タイミング設定メモリ321からはタイミングカ
ウントデータ１を読出し、それらデータの加算演算をア
ダー322で行い、１，３，５，７，…と順次データを出
力する。この加算演算されたデータは、基準クロックＣ
ＬＫの周期以上の時間データとして計数回路部323に与
え、これにより基準クロックＣＬＫの周期未満の遅延デ
ータｔｄを可変遅延回路324に与えられ、所定の遅延時
間のタイミングクロック６２ａがレートパルスＲｂに同
期し、かつ基準クロックＣＬＫに同期して発生する。こ
の例でｔｄ＝０とすれば、１以下の遅延は設定していな
いことになり可変遅延回路は常に遅延量を０としてタイ
ミングクロックが出力される。ここで、起動時について
説明すると、パターン発生部２のテスト周期発生回路２
１は、その計数回路部213のカウンタ８１と累積演算部2
12の値が“０”にリセットされているので、起動時にこ
れらのカウント値が一致してレートパルスＲａが起動と
ともに発生し、動作が開始されることになる。一方、タ
イミング発生回路３０のテスト周期発生回路３１は、計
数回路部313のカウンタ８１が“−３”に初期設定さ
れ、累積演算部312の値が“０”にリセットされている
ので、カウンタ８１が“０”になったときからレートパ
ルスＲｂが発生してレートパルスＲａとは独立に動作が
開始されることになる。

【００２１】次に、計数回路部313のカウンタ８１の初
期設定値“−３”を得るために必要なパターン発生部２
とタイミング発生部３間のデータ転送時の伝搬時間であ
るｔｄａｔａの計測方法について、図４を用いて説明す
る。この計測では、計数回路部213、313、323内の各カ
ウンタ８１の初期値は０である。テスト周期データメモ
リ部211とテスト周期データメモリ部311とにそれぞれ同
じテスト周期ＲＴのタイミングカウントデータをＣＰＵ
４によりバス（図示せず）を介して格納し、テスト周期
データメモリ部211とテスト周期データメモリ部311のア
ドレス端子ADに入力する信号をＣＰＵ４によりバスを介
して供給してそれぞれのテスト周期データメモリ部をア
クセスして同時にテスト周期を決定するタイミングカウ
ントデータを発生させる。なお、以下では、レートパル
スＲａを送信クロック、レートパルスＲｂを受信クロッ
クとして説明する。

【００２２】図４は、位相比較判定回路323における送
信クロックと受信クロックを示すものであり、その図４
（ａ）においてテスト周期発生回路３１側の受信クロッ
クを基準としてタイミングを示すと、送信クロックと受
信クロックのｎ発目の位相差は、データの伝搬遅延時間
のｔｄａｔａであり、送信クロックは、受信側クロック
よりもデータ伝送遅延時間分ｔｄａｔａだけ遅れる。ま
た、ＣＰＵ４により格納されるテスト周期を決定するタ
イミングカウントデータは、それによるテスト周期ＲＴ
として、最初は、ｔｄａｔａよりも長い周期が設定され
る。このテスト周期ＲＴのデータは、ＣＰＵ４からテス
ト周期データメモリ部211，テスト周期データメモリ部3
11にそれぞれ書込まれ設定されるが、このテスト周期Ｒ
Ｔの周期を順次短くしていき、その都度、位相比較判定
回路323の比較結果をＣＰＵ４が得る。その結果、
（ｂ）に示すように、送信クロックのｎ発目と受信クロ
ックのｎ＋１発目の位相が実質的に一致するテスト周期
ＲＴがある。このときのテスト周期ＲＴを検出する。こ
の位相の一致を検出したテスト周期がｔｄａｔａであ
る。この周期を基準クロックＣＬＫの周期で割り算する
と、カウンタ８１に初期設定するクロックの数が商とし
て算出できる。なお、この商とともに余りがあるときに
は、送信側あるいは受信側に余り分だけ微調整する遅延
調整回路を設けて調整するようにする。このような遅延
調整回路を設けても回路規模は大きくなない。また、こ
の実施例において、テスト周期発生回路２１の計数回路
部213におけるカウンタ８１の初期値を−のある値に設
定すれば、前記のテスト周期発生回路３１側の初期値
は、減算ではなく加算になる。図２の実施例における図
３のタイミングチャート例の場合であれば、テスト周期
として基準クロックＣＬＫの３クロック分を設定した際
に、位相の一致が検出される。

【００２３】さて、このように、この発明を用いること
で、従来のようにパターン発生部２とタイミング発生部
３との間のタイミング制御データの転送において、デー
タ転送を行うために遅延調整回路を特別に設けなくても
タイミング調整が容易に実現できる。この発明では、デ
ータ受信用のクロック発生手段としてのテスト周期発生
回路３１と、データ受信バッファ回路３２とが新たに必
要となるが、タイミング発生部をＬＳＩ化すれば、さほ
ど大きな回路規模にはならない。また、従来技術のよう
にデータ転送側に遅延調整用の遅延回路を使用したタイ
ミング調整をしないで済むので、その分、タイミング制
御データの転送タイミングの調整が容易になる。

【００２４】次に、この発明の他の具体的な実施形態に
ついて説明する。図５は、図２のデータ受信バッファ回
路３２のレジスタ321と、322とをＦ ＩＦＯ（先入れ先
出しメモリ）の２ポートメモリに置き換えた実施例であ
る。これによりパターン発生部２とタイミング発生部３
間のデータ転送タイミングに、より転送余裕を生み出す
ことができる。また、この例では、タイミングクロック
発生回路６２にも、その入力側にＦＩＦＯが設けられて
いる。これにより、ＬＳＩ試験装置における１つの機能
であるテスト周期を越えた時間にタイミングクロックを
発生する（以下、サイクル制御機能と略す）ことができ
る。なお、サイクル制御機能は、基準クロックＣＬＫの
ｎ番目ごと（基準クロックＣＬＫのｎカウントごと）の
テスト周期でタイミングクロックを発生させる場合に、
これに対して（ｎ＋ｋ）番目ごとのテスト周期にタイミ
ングクロックを発生するものである。

【００２５】図５において、図２と異なる部分は、デー
タ受信バッファ回路３２のデータ受信バッファ回路をＦ
ＩＦＯ324と位相比較判定回路323で構成し、またタイミ
ング発生部３のタイミング発生回路３０は、タイミング
クロック発生回路６２とこれの入力側にＦＩＦＯ325を
設けたタイミングクロック発生回路で構成されている。
ＦＩＦＯ324，ＦＩＦＯ325の構成は、メモリでも、レジ
スタファイルであってもよい。その記憶容量分だけ転送
データに余裕ができる。特に、ＦＩＦＯ324は、パター
ン発生部２とタイミング発生回路３０（タイミング発生
部３）間のデータ転送余裕を持たせるために用いる。一
方、ＦＩＦＯ325は、サイクル制御機能を実現するため
に用いるものであり、累積演算部312の出力をデータDTi
1に受けて計数回路部623の出力クロックに応じて出力端
子DTo1にデータを出力し、ＦＩＦＯ324の出力DToをデー
タDTi2に受けて計数回路部623の出力クロックに応じて
出力端子DTo2にデータを出力する。出力端子DTo1の出力
と出力端子DTo2の出力とがアダー623に加えられて加算
演算され、その算出結果が累積演算部312の出力とな
る。これにより発生するタイミングクロック６２ａのタ
イミングが決定される。

【００２６】図６にその動作例を示す。図３と同じ説明
になる箇所は、説明を省略する。パターン発生部２から
出力されるデータは、ＦＩＦＯ324で受け取るため、こ
のＦＩＦＯ324の奥行き分（データの格納段数）は、レ
ートパルスＲｂの発生に余裕が生まれる。たとえば、Ｆ
ＩＦＯ324の格納段数がｐ段であれば、レートパルスＲ
ａとレートパルスＲｂの発生数の差が０〜ｐ発までレー
トパルスＲｂの発生に余裕を持たせることができる。そ
の状態を示すのが、タイミング発生部３のＦＩＦＯ324
のクロック入力端とデータ入力端のタイミングチャー
ト、そしてタイミング発生部３のＦＩＦＯ324のレート
パルスＲｂに対応するデータ出力との関係である。ただ
し、クロック発生差の０〜ｐ発の中には、ＦＩＦＯ324
の端子WCK、RCKに対するデータのセットアップ、ホール
ドマージン、または、端子WCK、RCKクロック間のタイミ
ング制約分の時間を含んでいることは言うまでもない。
また、図２の実施例では、データ転送遅延時間が基準ク
ロックＣＬＫの３個分であることから、この動作例にお
ける計数回路部313，323の調整可能範囲は、−３〜−
(ｐ+３)の任意の値を設定でき、この範囲で、どの値を
設定しても正常にタイミング制御データを転送すること
ができる。これは、パターン発生回路２からタイミング
発生部３のタイミング発生回路３ａ〜３ｍへのデータの
分配において、データ転送スキューがあったときに、計
数回路部313のカウンタ８１の初期値だけを調整するこ
とで、基準タイミングに対するデータの転送タイミング
の調整が容易に可能となる。

【００２７】そこで、ここでは、図１で示すタイミング
発生部３ａ，３ｂ，…，３ｍへのデータ伝搬遅延時間を
実施例の位相比較判定回路323を介してＣＰＵ４におい
て測定したとする。このとき、データ伝搬遅延時間が最
も遅いタイミング発生回路３ｉでデータを受信できるよ
うな値に、これをタイミング基準として、それぞれのタ
イミング発生回路３ａ，３ｂ，…，３ｍの各計数回路部
313、623のカウンタ８１に初期値を設定して動作させる
ようにする。この実施例によれば、タイミング制御デー
タを分配する複数のタイミング発生回路間でデータを正
常に転送でき、また全タイミング発生回路３ａ，３ｂ，
…，３ｍのタイミングクロック発生回路のスキュー調整
が可能であり、同時にタイミングクロックを発生させる
ことが容易にできる。ここで、計数回路部623のカウン
タ８１の値とアダー６２２の算出の結果とが大きく異な
ると、その分差×テスト周期分だけタイミングクロック
の発生周期を延長することができる。この状態を示すの
が、図６のアダー622の出力と計数回路部623の計数パル
ス623aの出力である。これにより、サイクル制御された
タイミングクロックは、基準クロックＣＬＫのｎ番目
（ＣＬＫのｎ個）ごとのテスト周期から（ｎ＋ｋ）番目
ごとのテスト周期に周期を切換えることができる。した
がって、そのｋ周期分だけＦＩＦＯ325の格納段数を余
分に設けておけば、必要な数の基準クロックＣＬＫ分の
周期でタイミングクロック６２ａを発生させることが容
易にできる。

【００２８】図５の実施例では、タイミングクロック発
生回路６２の入力側にＦＩＦＯ325が設けられている
が、このＦＩＦＯ325は必ずしも必要ではない。図７の
タイミングチャートは、図５においてＦＩＦＯ325を削
除して、ＦＩＦＯ324の出力端子DTをタイミング設定メ
モリ部621のアドレス端子ADに加え、累積演算部312の出
力ｔｃをアダー622の一方に直接加え、アダー622におい
てタイミング設定メモリ部621の出力データDTと加算し
てその結果出力ｔｃを計数回路部623に出力する場合の
動作である。なお、ここでは、タイミング発生回路３ｍ
が最も転送遅延時間が大きいものとしている。このタイ
ミングチャートに示すように、タイミング発生部３ａ〜
３ｍでは、それぞれが受信するタイミングがデータ伝送
遅延時間分だけそれぞれにずれてスタートとし、スター
トタイミングが相違する。このスタートタイミングは、
前記したように、最も遅延するデータ伝送遅延時間分が
タイミング発生部３ｍとすれば、これに合うように、各
タイミング発生部３ａ〜の計数回路部313と623のカウン
タ８１の初期値を設定する。これにより、図７の最後に
示すタイミング発生回路３ａ〜３ｍのレートパルスＲｂ
の波形である。

【００２９】以上説明してきたが、実施例では、基準ク
ロックＣＬＫを全ての計数回路部に直接分配し、パター
ン発生部とタイミング発生部内に設けた計数回路部323
の初期設定値を変えた場合の例で説明したが、それと同
等の効果を得る方法で調整してもよい。例えば、図２の
実施例であれば、基準クロックＣＬＫを３発計数し、計
数終了後、基準クロックＣＬＫを各タイミング発生回路
３０に与えるようなクロックマスク回路を設けても容易
に実現できる。また、実施例では、タイミングパルス発
生回路を中心に説明しているが、タイミングクロック発
生回路６２を持たない回路であって、レートパルスに応
じてパターン発生部側からデータを受信するデータ受信
回路、例えば、パターン発生器側から転送された期待値
データを受信してＤＵＴの出力データの判定を行う判定
回路等のＩＣテスタの回路においてもこの発明が同様に
適用できることはもちろんである。この場合には、タイ
ミング制御データが第１のデータとなり、それによりレ
ートパルスが生成され、データ受信回路が期待値データ
等の第２のデータを受信することになる。

【００３０】

【発明の効果】以上説明してきたが、この発明にあって
は、タイミングパルス発生回路の内部にあるいはデータ
受信回路側に外部（パターン発生部側）にあるテスト周
期パルス発生回路と実質的に同一構成でこれのテスト周
期パルスと同等なテスト周期パルスを発生する第２のテ
スト周期パルス発生回路を設けてパターン発生回路から
出力されたタイミング制御データを受けてテスト周期パ
ルスを発生させることで、パターン発生回路側のテスト
周期パルス発生回路とは独立にテスト周期パルスを生成
することができる。そして、パターン発生回路から出力
されたタイミング制御データを受けるタイミングとそれ
を得るタイミングをバッファ回路において第２のテスト
周期パルス発生回路のテスト周期パルスによりタイミン
グ調整するようにしているので、従来のような転送時間
調整回路等のアナログ的な遅延調整が不要になる。その
結果、タイミング制御データの転送のユニット間または
基板上におけるデータ転送マージンを容易に確保でき、
ＬＳＩテスタの各構成ユニット、または各ユニットに内
蔵されたプリント基板とプリント基板との間等における
試験に必要なタイミング制御データの高速データ転送
と、回路スペースの減少、小規模化が可能なＩＣテスタ
を容易に実現できる。

【図面の簡単な説明】

【図１】図１は、この発明を適用したＩＣテスタのタイ
ミング発生系を中心とする一実施例の原理的な構成を示
すブロック図である。

【図２】図２は、この発明を適用したＩＣテスタの具体
的な実施例の回路図である。

【図３】図３は、図２の実施例の動作を説明するための
タイミングチャートである。

【図４】図４は、データ伝送遅延時間に適合するカウン
ト初期値を得る測定の説明図である。

【図５】図５は、この発明を適用した具体的な他の実施
例の回路図である。

【図６】図６は、図２の実施例の動作を説明するための
タイミングチャートである。

【図７】図６は、図２の実施例のＦＩＦＯを削除した場
合の動作を説明するためのタイミングチャートである。

【図８】図８は、従来のＩＣテスタのタイミング発生系
を中心とするブロック図である。

【図９】図９は、従来のタイミング発生系を中心とする
回路図である。

【図１０】図１０は、図９の計数回路部の構成の説明図
である。

【図１１】図１１は、図９の回路の動作を説明するため
のタイミングチャートである。

【符号の説明】

１…基準クロック発振器、２…パターン発生部、３，６
…タイミング発生部、３ａ，３ｂ，３ｍ，６ａ，６ｂ，
６ｍ…タイミングパルス発生部、４…ＣＰＵ、９…転送
時間調整回路、９…転送時間調整回路、２１…テスト周
期発生回路、２２…パターン発生回路、３１…テスト周
期発生回路、３２…データ受信バッファ回路、６１…テ
スト周期演算回路、６２…タイミングクロック発生回
路、６３…タイミング調整回路、211，311，611…テス
ト周期データメモリ部、212，312，612…累積演算部、2
13，313，623…計数回路部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 良彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 2G032 AA07 AD06 AE10 AG07

Claims (8)

【特許請求の範囲】
1. 【請求項１】基準クロックを発生する基準クロック発生
   回路と、パターン発生回路と、このパターン発生回路か
   ら出力されたデータに応じて前記基準クロックに同期し
   てテスト周期パルスを発生するテスト周期パルス発生回
   路と、前記テスト周期パルスに応じてタイミング信号を
   発生するタイミングパルス発生回路とを有するＩＣテス
   タにおけるタイミングパルス発生回路において、 前記テスト周期パルス発生回路を第１として前記タイミ
   ングパルス発生回路に設けられた前記第１のテスト周期
   パルス発生回路と構成が実質的に同一で前記テスト周期
   パルスと同等なテスト周期パルスを発生する第２のテス
   ト周期パルス発生回路と、前記第１のテスト周期パルス
   発生回路のテスト周期パルスを受けてこれに応じて前記
   パターン発生回路から出力された前記データを記憶し、
   前記第２のテスト周期パルス発生回路のテスト周期パル
   スに応じて記憶された前記データを前記第２のテスト周
   期パルス発生回路に送出するデータバッファ回路とを備
   え、前記データバッファ回路が前記第１のテスト周期パ
   ルス発生回路のテスト周期パルスを受けるタイミングに
   対応して発生する前記基準クロックの発生タイミング
   か、その後の前記基準クロックの発生タイミングに同期
   して前記第２のテスト周期パルス発生回路のテスト周期
   パルスの発生が開始され、前記タイミングパルス発生回
   路が前記第２のテスト周期パルス発生回路のテスト周期
   パルスに基づいて前記タイミング信号を発生することを
   特徴とするＩＣテスタのタイミングパルス発生回路。
2. 【請求項２】前記第１および第２のテスト周期パルス発
   生回路は、それぞれ前記データを受けてカウント値を算
   出する演算回路とこの演算回路の演算結果あるいはこれ
   に対応するカウント値がセットされ前記基準クロックを
   カウントするカウンタとを有し、前記テスト周期パルス
   は、前記カウンタの前記カウント値のカウント終了信号
   に応じて発生するものであり、前記データバッファ回路
   は、２ポートメモリを有する請求項１記載のＩＣテスタ
   のタイミングパルス発生回路。
3. 【請求項３】前記２ポートメモリはＦＩＦＯメモリであ
   り、前記カウンタには前記第１のテスト周期パルス発生
   回路のテスト周期パルスの受信タイミングに適合する初
   期値が設定される請求項２記載のＩＣテスタのタイミン
   グパルス発生回路。
4. 【請求項４】さらに、前記第１および第２のテスト周期
   パルス発生回路のテスト周期パルスを受けてこれらテス
   ト周期パルスの位相を比較してこれら位相が実質的に一
   致しているかいなかを判定する位相比較判定回路を有
   し、前記第１および第２のテスト周期パルス発生回路
   は、前記テスト周期パルスの発生周期を外部から設定可
   能なものであり、前記初期値は、前記位相比較判定回路
   において実質的に位相の一致が検出されたときの前記テ
   スト周期パルスの周期を前記基準クロックの周期で割っ
   た数に応じて得るものである請求項３記載のＩＣテスタ
   のタイミングパルス発生回路。
5. 【請求項５】前記タイミング発生回路は複数設けられ、
   前記初期値は最も大きい初期値を持つ前記タイミング発
   生回路のタイミング信号を基準としてこれに他の前記タ
   イミング発生回路のタイミング信号が一致するように前
   記他のタイミング発生回路の初期値が選択されている請
   求項４記載のＩＣテスタのタイミングパルス発生回路。
6. 【請求項６】基準クロックを発生する基準クロック発生
   回路と、パターン発生回路と、このパターン発生回路か
   ら出力されたデータに応じて前記基準クロックに同期し
   てテスト周期パルスを発生するテスト周期パルス発生回
   路と、前記テスト周期パルスに応じてタイミング信号を
   発生するタイミングパルス発生回路とを有するＩＣテス
   タにおいて、 前記テスト周期パルス発生回路を第１として前記タイミ
   ングパルス発生回路に設けられた前記第１のテスト周期
   パルス発生回路と構成が実質的に同一で前記テスト周期
   パルスと同等なテスト周期パルスを発生する第２のテス
   ト周期パルス発生回路と、前記第１のテスト周期パルス
   発生回路のテスト周期パルスを受けてこれに応じて前記
   パターン発生回路から出力された前記データを記憶し、
   前記第２のテスト周期パルス発生回路のテスト周期パル
   スに応じて記憶された前記データを前記第２のテスト周
   期パルス発生回路に送出するデータバッファ回路とを備
   え、前記データバッファ回路が前記第１のテスト周期パ
   ルス発生回路のテスト周期パルスを受けるタイミングに
   対応して発生する前記基準クロックの発生タイミング
   か、その後の前記基準クロックの発生タイミングに同期
   して前記第２のテスト周期パルス発生回路のテスト周期
   パルスの発生が開始され、前記タイミングパルス発生回
   路が前記第２のテスト周期パルス発生回路のテスト周期
   パルスに基づいて前記タイミング信号を発生することを
   特徴とするＩＣテスタ。
7. 【請求項７】前記第１および第２のテスト周期パルス発
   生回路は、それぞれ前記データを受けてカウント値を算
   出する演算回路とこの演算回路の演算結果あるいはこれ
   に対応するカウント値がセットされ前記基準クロックを
   カウントするカウンタとを有し、前記テスト周期パルス
   は、前記カウンタの前記カウント値のカウント終了信号
   に応じて発生するものであり、前記データバッファ回路
   は、２ポートメモリを有する請求項６記載のＩＣテス
   タ。
8. 【請求項８】基準クロックを発生する基準クロック発生
   回路と、パターン発生回路と、このパターン発生回路か
   ら出力されたタイミング生成のための第１のデータに応
   じて前記基準クロックに同期してテスト周期パルスを発
   生するテスト周期パルス発生回路と、前記テスト周期パ
   ルスに応じてテストをするための第２のデータを受信す
   るデータ受信回路とを有するＩＣテスタにおいて、 前記テスト周期パルス発生回路を第１として前記タイミ
   ングパルス発生回路に設けられた前記第１のテスト周期
   パルス発生回路と構成が実質的に同一で前記テスト周期
   パルスと同等なテスト周期パルスを発生する第２のテス
   ト周期パルス発生回路と、前記第１のテスト周期パルス
   発生回路のテスト周期パルスを受けてこれに応じて前記
   パターン発生回路から出力された前記第１のデータを記
   憶し、前記第２のテスト周期パルス発生回路のテスト周
   期パルスに応じて記憶された前記第１のデータを前記第
   ２のテスト周期パルス発生回路に送出するデータバッフ
   ァ回路とを備え、前記データバッファ回路が前記第１の
   テスト周期パルス発生回路のテスト周期パルスを受ける
   タイミングに対応して発生する前記基準クロックの発生
   タイミングか、その後の前記基準クロックの発生タイミ
   ングに同期して前記第２のテスト周期パルス発生回路の
   テスト周期パルスの発生が開始され、このテスト周期パ
   ルスに応じて前記データ受信回路が前記第２のデータを
   受信することを特徴とするＩＣテスタ。