JPH0752216B2 - タイミング発生装置 - Google Patents
タイミング発生装置Info
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- JPH0752216B2 JPH0752216B2 JP60197839A JP19783985A JPH0752216B2 JP H0752216 B2 JPH0752216 B2 JP H0752216B2 JP 60197839 A JP60197839 A JP 60197839A JP 19783985 A JP19783985 A JP 19783985A JP H0752216 B2 JPH0752216 B2 JP H0752216B2
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- timing
- signal
- master
- slave
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はLSIなどの半導体デバイスのテストのためのタ
イミング発生装置に係り、特に非同期で複数のデータの
受渡しを行なう半導体デバイスの試験に好適なタイミン
グ発生装置に関するものである。
イミング発生装置に係り、特に非同期で複数のデータの
受渡しを行なう半導体デバイスの試験に好適なタイミン
グ発生装置に関するものである。
半導体技術の急速な進歩によって半導体デバイスはます
ます高集積化され、機能も高度化している。このためLS
Iテスト装置の方も高度なものが要求されている。例え
ば「ディジタルLSIテストシステムのタイミングアーキ
テクチャの最適化」（OPTIMIZING THE TIMING ARCHITEC
TURE OF A DIGITAL LSI TEST SYSTEM,1983 IEEE Int.Te
st Conf.paper 8.5,PP 200〜209）に記載のように、発
振回路内蔵LSIの試験のためにタイミング発生装置に外
部同期機能を附加したものや、クロックの分周回路を内
蔵したLSIの試験のために、テスト装置の動作サイクル
（テスト周期）内にさらにマイナーサイクルを設けたも
の、即ちタイミング発生装置内にマイナー・サイクル・
テスト・ピリオド・ジェネレータを附加してテスト効率
を向上させたものなどがある。
ます高集積化され、機能も高度化している。このためLS
Iテスト装置の方も高度なものが要求されている。例え
ば「ディジタルLSIテストシステムのタイミングアーキ
テクチャの最適化」（OPTIMIZING THE TIMING ARCHITEC
TURE OF A DIGITAL LSI TEST SYSTEM,1983 IEEE Int.Te
st Conf.paper 8.5,PP 200〜209）に記載のように、発
振回路内蔵LSIの試験のためにタイミング発生装置に外
部同期機能を附加したものや、クロックの分周回路を内
蔵したLSIの試験のために、テスト装置の動作サイクル
（テスト周期）内にさらにマイナーサイクルを設けたも
の、即ちタイミング発生装置内にマイナー・サイクル・
テスト・ピリオド・ジェネレータを附加してテスト効率
を向上させたものなどがある。
しかしこれらの従来装置では、マルチプロセッサシステ
ムのデュアルポートメモリや画像メモリ等のLSIのよう
に複数データを非同期で受け渡しするものの試験につい
ては配慮されておらず、実際の動作状態でのテストがで
きなかった。例えば第８図に示すように、デュアルポー
トメモリは、メモリセル50をランダムにアクセスできる
ランダムポート301と１ライン分をシフトレジスタ51に
転送した後、順次読み出すことができるシリアルポート
302を備えている。従って、１ライン分がシフトレジス
タ51に転送された後は、任意の周期・タイミングをもっ
たシフトクロック303が入力せしめられることによっ
て、ランダムポート301へのアクセス周期とは非同期の
状態で、シフトレジスタ51からはその１ライン分のデー
タがビット単位に順次シフト出力されるものとなってい
る。このようなデュアルポートメモリを試験する為に
は、ランダムポート301用のタイミング信号とシリアル
ポート302用のタイミング信号の周期を異なる周期にす
る必要があるが、従来の試験装置ではこのようなことは
できなかった。
ムのデュアルポートメモリや画像メモリ等のLSIのよう
に複数データを非同期で受け渡しするものの試験につい
ては配慮されておらず、実際の動作状態でのテストがで
きなかった。例えば第８図に示すように、デュアルポー
トメモリは、メモリセル50をランダムにアクセスできる
ランダムポート301と１ライン分をシフトレジスタ51に
転送した後、順次読み出すことができるシリアルポート
302を備えている。従って、１ライン分がシフトレジス
タ51に転送された後は、任意の周期・タイミングをもっ
たシフトクロック303が入力せしめられることによっ
て、ランダムポート301へのアクセス周期とは非同期の
状態で、シフトレジスタ51からはその１ライン分のデー
タがビット単位に順次シフト出力されるものとなってい
る。このようなデュアルポートメモリを試験する為に
は、ランダムポート301用のタイミング信号とシリアル
ポート302用のタイミング信号の周期を異なる周期にす
る必要があるが、従来の試験装置ではこのようなことは
できなかった。
本発明は、LSI内で非同期に異なったサイクルタイムで
複数データの受け渡しを行なう半導体デバイスの試験を
行なうことができるタイミング発生装置を提供すること
を目的とする。
複数データの受け渡しを行なう半導体デバイスの試験を
行なうことができるタイミング発生装置を提供すること
を目的とする。
上記目的のため本発明は、外部からのタイミング選択信
号TS（ｎ）を、直前タイミング選択信号TS（ｎ−１）に
もとづき発生されているマスタテスト周期信号により取
り込む度に、該タイミング選択信号TS（ｎ−１）により
指定された時間経過後にタイミング選択信号TS（ｎ）に
もとづくマスタテスト周期信号を発生出力するととも
に、該マスタテスト信号の発生出力時点から、タイミン
グ選択信号TS（ｎ）によりそれぞれ指定された遅延時間
経過後に複数個のマスタ位相信号を発生出力する一方、
予め用意されている１個以上のスレーブ制御信号の中か
ら、タイミング選択信号TS（ｎ）により指定されたもの
のみを、タイミング選択信号TS（ｎ）にもとづき発生さ
れたマスタテスト周期信号に同期して発生出力する機能
を有するマスタタイミング発生手段と、上記スレーブ制
御信号各々に対応して設けられ、かつ該スレーブ制御信
号が入力された時点から設定遅延時間経過した後に、１
以上のマスタテスト周期に亘って設定個数分のスレーブ
位相信号を設定周期毎に順次発生出力する機能を有する
スレーブタイミング発生手段とを含むべくタイミング発
生装置を構成したものである。
号TS（ｎ）を、直前タイミング選択信号TS（ｎ−１）に
もとづき発生されているマスタテスト周期信号により取
り込む度に、該タイミング選択信号TS（ｎ−１）により
指定された時間経過後にタイミング選択信号TS（ｎ）に
もとづくマスタテスト周期信号を発生出力するととも
に、該マスタテスト信号の発生出力時点から、タイミン
グ選択信号TS（ｎ）によりそれぞれ指定された遅延時間
経過後に複数個のマスタ位相信号を発生出力する一方、
予め用意されている１個以上のスレーブ制御信号の中か
ら、タイミング選択信号TS（ｎ）により指定されたもの
のみを、タイミング選択信号TS（ｎ）にもとづき発生さ
れたマスタテスト周期信号に同期して発生出力する機能
を有するマスタタイミング発生手段と、上記スレーブ制
御信号各々に対応して設けられ、かつ該スレーブ制御信
号が入力された時点から設定遅延時間経過した後に、１
以上のマスタテスト周期に亘って設定個数分のスレーブ
位相信号を設定周期毎に順次発生出力する機能を有する
スレーブタイミング発生手段とを含むべくタイミング発
生装置を構成したものである。
以下図面を参照して本発明の実施例を説明する。まず初
めに本発明によるタイミング発生装置の一実施例を説明
し、後に本発明によるタイミング発生装置を用いた試験
装置について説明する。第１図は、本発明によるタイミ
ング発生装置の一実施例を示すブロック図で、発振器１
はタイミング信号103,104,105を作成するための基本ク
ロック102を出力する発振器である。マスタタイミング
発生部２は、タイミング選択信号101の指示に従ってマ
スタテスト周期信号103、マスタ位相信号104、スレーブ
制御信号105を作成する。スレーブタイミング発生部３
は本発明の特徴とする部分であって、スレーブ制御信号
105によって起動され、任意数のスレーブ位相信号106を
作成する。
めに本発明によるタイミング発生装置の一実施例を説明
し、後に本発明によるタイミング発生装置を用いた試験
装置について説明する。第１図は、本発明によるタイミ
ング発生装置の一実施例を示すブロック図で、発振器１
はタイミング信号103,104,105を作成するための基本ク
ロック102を出力する発振器である。マスタタイミング
発生部２は、タイミング選択信号101の指示に従ってマ
スタテスト周期信号103、マスタ位相信号104、スレーブ
制御信号105を作成する。スレーブタイミング発生部３
は本発明の特徴とする部分であって、スレーブ制御信号
105によって起動され、任意数のスレーブ位相信号106を
作成する。
第２図のタイムチャートを用いて本実施例の全体動作を
説明する。マスタタイミング発生部２は、まずタイミン
グ選択信号101をマスタテスト周期信号103の立上りエッ
ジで取り込む。ここではｎ番目のタイミング選択信号で
あるTS（ｎ）を取り込むとする。続いてこの取り込んだ
タイミング選択信号TS（ｎ）によって１マスタテスト周
期後の周期TMR（ｎ）のマスタテスト周期信号103と、マ
スタテスト周期信号103の開始点からTMD（ｎ）遅延した
マスタ位相信号104を、基本クロック102を計数して作成
する。さらに、タイミング選択信号101のTS（ｎ）によ
ってスレーブタイミング発生部３の起動が指示された場
合には、周期TMR（ｎ）のマスタテスト周期信号103の開
始時点のパルスが、スレーブ制御信号105として出力さ
れる。スレーブタイミング発生部３は、このスレーブ制
御信号105によって起動され、設定時間Tsdを経過した後
にスレーブ位相信号106の第１パルスを出力する。第１
パルスを出力した後は、周期TSRでｍ−１個のパルスを
出力する。すなわち、スレーブタイミング発生部３は、
スレーブ制御信号105によって起動された時点から設定
時間Tsd経過後に、ｍ個のスレーブ位相信号106を周期T
SRで出力する。
説明する。マスタタイミング発生部２は、まずタイミン
グ選択信号101をマスタテスト周期信号103の立上りエッ
ジで取り込む。ここではｎ番目のタイミング選択信号で
あるTS（ｎ）を取り込むとする。続いてこの取り込んだ
タイミング選択信号TS（ｎ）によって１マスタテスト周
期後の周期TMR（ｎ）のマスタテスト周期信号103と、マ
スタテスト周期信号103の開始点からTMD（ｎ）遅延した
マスタ位相信号104を、基本クロック102を計数して作成
する。さらに、タイミング選択信号101のTS（ｎ）によ
ってスレーブタイミング発生部３の起動が指示された場
合には、周期TMR（ｎ）のマスタテスト周期信号103の開
始時点のパルスが、スレーブ制御信号105として出力さ
れる。スレーブタイミング発生部３は、このスレーブ制
御信号105によって起動され、設定時間Tsdを経過した後
にスレーブ位相信号106の第１パルスを出力する。第１
パルスを出力した後は、周期TSRでｍ−１個のパルスを
出力する。すなわち、スレーブタイミング発生部３は、
スレーブ制御信号105によって起動された時点から設定
時間Tsd経過後に、ｍ個のスレーブ位相信号106を周期T
SRで出力する。
次に各部の詳細について述べる。第３図はマスタタイミ
ング発生部２の実施例を示すもので、マスタテスト周期
信号103を作成するためのテスト周期カウンタ10、タイ
ミング選択信号101を保持するラッチ11、マスタテスト
周期信号103の周期設定値を格納したテスト周期メモリ1
2、マスタ位相信号104を作成するための位相カウンタ1
3、位相カウンタ13に設定するマスタ位相信号設定値を
格納した位相メモリ14、スレーブ制御信号105を作成す
るか否かを制御する情報が格納されているスレーブ制御
メモリ15より成っている。この実施例に於て、テスト周
期カウンタ10が基本クロック102をカウントして１つの
マスタテスト周期信号103を発生すると、前述のように
その立上りによってタイミング選択信号101をラッチ11
に取込む。この取込まれ保持されたタイミング選択信号
110は、テスト周期メモリ12、位相メモリ14、スレーブ
制御メモリ15をアクセスするためのアドレスとして出力
され、このアクセスによって１マスタテスト周期後のマ
スタテスト周期信号103の設定値TMR（ｎ），マスタ位相
信号104の設定値TMD（ｎ）およびスレーブ制御信号105
の制御データａを読み出す。このうち設定値T
MR（ｎ），TMR（ｎ）は、マスタテスト周期信号103によ
って、それぞれテスト周期カウンタ10、位相カウンタ13
にプリセットされる。従ってテスト周期カウンタ10は、
設定値TMR（ｎ）に従って基本クロック102を計数した
後、マスタテスト周期信号103を出力する。同様に位相
カウンタ13も設定値TMD（ｎ）に従って基本クロック102
を計数した後、マスタ位相周期信号104を出力する。一
方、制御データａは入力されたタイミング選択信号101
がスレーブ位相信号106を出力するように指示している
ときは１、そうでない時は０となるようにスレーブ制御
メモリ15にセットされている。従ってスレーブ位相信号
106を出力する場合は、マスタテスト周期信号103がアン
ドゲート16を介してスレーブ制御信号105として出力さ
れる。以上述べた動作を、マスタタイミング発生部２は
繰返し行い、タイミング選択信号101の指示に従って、
マスタテスト周期信号103、マスタ位相信号104、スレー
ブ制御信号105を生成する。
ング発生部２の実施例を示すもので、マスタテスト周期
信号103を作成するためのテスト周期カウンタ10、タイ
ミング選択信号101を保持するラッチ11、マスタテスト
周期信号103の周期設定値を格納したテスト周期メモリ1
2、マスタ位相信号104を作成するための位相カウンタ1
3、位相カウンタ13に設定するマスタ位相信号設定値を
格納した位相メモリ14、スレーブ制御信号105を作成す
るか否かを制御する情報が格納されているスレーブ制御
メモリ15より成っている。この実施例に於て、テスト周
期カウンタ10が基本クロック102をカウントして１つの
マスタテスト周期信号103を発生すると、前述のように
その立上りによってタイミング選択信号101をラッチ11
に取込む。この取込まれ保持されたタイミング選択信号
110は、テスト周期メモリ12、位相メモリ14、スレーブ
制御メモリ15をアクセスするためのアドレスとして出力
され、このアクセスによって１マスタテスト周期後のマ
スタテスト周期信号103の設定値TMR（ｎ），マスタ位相
信号104の設定値TMD（ｎ）およびスレーブ制御信号105
の制御データａを読み出す。このうち設定値T
MR（ｎ），TMR（ｎ）は、マスタテスト周期信号103によ
って、それぞれテスト周期カウンタ10、位相カウンタ13
にプリセットされる。従ってテスト周期カウンタ10は、
設定値TMR（ｎ）に従って基本クロック102を計数した
後、マスタテスト周期信号103を出力する。同様に位相
カウンタ13も設定値TMD（ｎ）に従って基本クロック102
を計数した後、マスタ位相周期信号104を出力する。一
方、制御データａは入力されたタイミング選択信号101
がスレーブ位相信号106を出力するように指示している
ときは１、そうでない時は０となるようにスレーブ制御
メモリ15にセットされている。従ってスレーブ位相信号
106を出力する場合は、マスタテスト周期信号103がアン
ドゲート16を介してスレーブ制御信号105として出力さ
れる。以上述べた動作を、マスタタイミング発生部２は
繰返し行い、タイミング選択信号101の指示に従って、
マスタテスト周期信号103、マスタ位相信号104、スレー
ブ制御信号105を生成する。
次に第４図はスレーブタイミング発生部３の実施例を示
すもので、スレーブ位相信号106を作成するための位相
カウンタ20、アンドゲート21、オアゲート22、スレーブ
制御信号105からスレーブ位相信号106の入力時点から第
１パルスまでの遅延量Tsdを格納しているディレイレジ
スタ23、スレーブ位相信号106の第１パルス以降の繰返
し周期設定値TSRを格納した周期レジスタ24、遅延量Tsd
および周期設定値TSRのどちらか一方を選択して位相カ
ウンタに出力するマルチプレクサ25、スレーブ位相信号
数ｍを格納しているナンバーレジスタ27、スレーブ位相
信号106の発生数を制御するためのナンバーカウンタ2
8、マルチプレクサ25を制御するフリップフロップ26、
オアゲート29、および遅延素子30より構成される。以上
の構成に於いて、本スレーブタイミング発生部３はスレ
ーブ制御信号105によって起動される。即ちスレーブ制
御信号105が入力されるとフリップフロップ26がセット
され、マルチプレクサ127はディレイレジスタ23の内容
である遅延量Tsdを位相カウンタ20に出力する。この遅
延量Tsdはスレーブ制御信号105をオアゲート22を介して
位相カウンタ20のPR端子に与えることにより、位相カウ
ンタ20にプリセットされる。位相カウンタ20は、このプ
リセットされた値まで基本クロックを計数し、計数し終
えるとアンドゲート21を介してスレーブ位相信号106の
第１パルスを出力する。この動作と平行して、スレーブ
制御信号105がナンバーカウンタ28のPR端子に入力され
ると、スレーブ位相信号数ｍがナンバーカウンタ28にプ
リセットされる。セットされた後は、スレーブ位相信号
数ｍまでスレーブ位相信号106を計数し、ｍ個計数後は
アンドゲート21を閉じることによって、スレーブ位相信
号発生数を制御する。一方、スレーブ位相信号106の第
１出力パルスによってフリップフロップ26はリセットさ
れ、マルチプレクサ25は、周期レジスタの内容TSRを位
相カウンタ20に出力する。これと同時に、第１出力パル
スはオアゲート22を介して位相カウンタ20のPR端子に加
えられ、周期レジスタ24の内容TSRが位相カウンタ20に
プリセットされ、位相カウンタ20は、プリセットされた
値TSRまで基本クロック102を計数し、計数を終るとスレ
ーブ位相信号106の第２出力パルスを出力する。第３出
力パルス以降は、アンドゲート21が閉じるまで第２出力
パルスと同様に作成される。
すもので、スレーブ位相信号106を作成するための位相
カウンタ20、アンドゲート21、オアゲート22、スレーブ
制御信号105からスレーブ位相信号106の入力時点から第
１パルスまでの遅延量Tsdを格納しているディレイレジ
スタ23、スレーブ位相信号106の第１パルス以降の繰返
し周期設定値TSRを格納した周期レジスタ24、遅延量Tsd
および周期設定値TSRのどちらか一方を選択して位相カ
ウンタに出力するマルチプレクサ25、スレーブ位相信号
数ｍを格納しているナンバーレジスタ27、スレーブ位相
信号106の発生数を制御するためのナンバーカウンタ2
8、マルチプレクサ25を制御するフリップフロップ26、
オアゲート29、および遅延素子30より構成される。以上
の構成に於いて、本スレーブタイミング発生部３はスレ
ーブ制御信号105によって起動される。即ちスレーブ制
御信号105が入力されるとフリップフロップ26がセット
され、マルチプレクサ127はディレイレジスタ23の内容
である遅延量Tsdを位相カウンタ20に出力する。この遅
延量Tsdはスレーブ制御信号105をオアゲート22を介して
位相カウンタ20のPR端子に与えることにより、位相カウ
ンタ20にプリセットされる。位相カウンタ20は、このプ
リセットされた値まで基本クロックを計数し、計数し終
えるとアンドゲート21を介してスレーブ位相信号106の
第１パルスを出力する。この動作と平行して、スレーブ
制御信号105がナンバーカウンタ28のPR端子に入力され
ると、スレーブ位相信号数ｍがナンバーカウンタ28にプ
リセットされる。セットされた後は、スレーブ位相信号
数ｍまでスレーブ位相信号106を計数し、ｍ個計数後は
アンドゲート21を閉じることによって、スレーブ位相信
号発生数を制御する。一方、スレーブ位相信号106の第
１出力パルスによってフリップフロップ26はリセットさ
れ、マルチプレクサ25は、周期レジスタの内容TSRを位
相カウンタ20に出力する。これと同時に、第１出力パル
スはオアゲート22を介して位相カウンタ20のPR端子に加
えられ、周期レジスタ24の内容TSRが位相カウンタ20に
プリセットされ、位相カウンタ20は、プリセットされた
値TSRまで基本クロック102を計数し、計数を終るとスレ
ーブ位相信号106の第２出力パルスを出力する。第３出
力パルス以降は、アンドゲート21が閉じるまで第２出力
パルスと同様に作成される。
以上説明したように、本実施例によるとマスタテスト周
期のある時点からマスタテスト周期と異なったタイミン
グ信号を発生することができ、デュアルポートメモリ等
のテストを容易に行なうことができる。しかしこのまま
では複数のスレーブタイミング信号を必要とする場合に
は対処できない。第５図及び第６図はこれを解決するた
めの第２の実施例である。即ちこの実施例のマスタタイ
ミグ発生部2aは第５図の構成を有しており、第３図のマ
スタタイミング発生部２に対して、スレーブ制御メモリ
15aの容量をふやし、アンドゲートを複数個としたもの
である。今、スレーブタイミング発生部3a〜3fのどれを
起動するかがスレーブメモリ15aに格納されており、タ
イミング選択信号101によってこの内容が読み出され、
起動すべきスレーブタイミング発生部へのスレーブ制御
信号105a〜105cがオンとされる。そうすると第６図の構
成によってスレーブ制御信号のオンのものに対応したス
レーブタイミング発生部3a〜3f（この各々は第４図の構
成をもつ）が起動され、必要なだけのテスト信号が得ら
れる。但しここではスレーブ制御信号105a〜105cは３個
で、この１つづつが２個づつのスレーブタイミング発生
部を起動するものとしている。
期のある時点からマスタテスト周期と異なったタイミン
グ信号を発生することができ、デュアルポートメモリ等
のテストを容易に行なうことができる。しかしこのまま
では複数のスレーブタイミング信号を必要とする場合に
は対処できない。第５図及び第６図はこれを解決するた
めの第２の実施例である。即ちこの実施例のマスタタイ
ミグ発生部2aは第５図の構成を有しており、第３図のマ
スタタイミング発生部２に対して、スレーブ制御メモリ
15aの容量をふやし、アンドゲートを複数個としたもの
である。今、スレーブタイミング発生部3a〜3fのどれを
起動するかがスレーブメモリ15aに格納されており、タ
イミング選択信号101によってこの内容が読み出され、
起動すべきスレーブタイミング発生部へのスレーブ制御
信号105a〜105cがオンとされる。そうすると第６図の構
成によってスレーブ制御信号のオンのものに対応したス
レーブタイミング発生部3a〜3f（この各々は第４図の構
成をもつ）が起動され、必要なだけのテスト信号が得ら
れる。但しここではスレーブ制御信号105a〜105cは３個
で、この１つづつが２個づつのスレーブタイミング発生
部を起動するものとしている。
以上の実施例に於ては説明を簡単化する為に、マスタタ
イミング発生部２のマスタ位相信号104の個数は１つと
したが、通常は複数で用いられるものである。しかし、
これは容易に実現でき、既知のことであってこの変更に
よって本発明が制御を受けるものではない。
イミング発生部２のマスタ位相信号104の個数は１つと
したが、通常は複数で用いられるものである。しかし、
これは容易に実現でき、既知のことであってこの変更に
よって本発明が制御を受けるものではない。
次に本発明によるタイミング発生装置を用いた試験装置
の例を第７図を用いて説明する。本試験装置は、タイミ
ング発生装置40、パターン発生器41、被試験素子である
デュアルポートメモリ46のランダムポートを試験するた
めの波形フォーマッタ42、コンパレータ43、デュアルポ
ートメモリ46のシリアルポートを試験するための波形フ
ォーマッタ42、コンパレータ45から構成される。但し波
形フォーマッタ及びコンパレータは、ランダムポートお
よびシリアルポート用に通常はデュアルポートメモリ46
のピン数分用意されるが、説明の簡単化のために各１個
づつとしている。本試験装置は、パターン発生器41が発
生するテストパターン201,202,203,204と、タイミング
発生装置が作成するタイミング信号104a,104b,106a,106
bとを入力として、波形フォーマッタ42,44ではテストパ
ターン201,203とタイミング信号104a,106aからデュアル
ポートメモリ46に印加する試験波形205,207を作成し、
一方コンパレータ43,45はデュアルポートメモリの出力2
06,208とテストパターン202,204をタイミング信号104b,
106bで指示された時刻に比較判定する。ここで、本発明
によるタイミング発生装置40は、異なった周期のタイミ
ング信号を作成することができるので、デュアルポート
メモリ46のランダムポートとシリアルポートを異なった
周期で試験することができる。
の例を第７図を用いて説明する。本試験装置は、タイミ
ング発生装置40、パターン発生器41、被試験素子である
デュアルポートメモリ46のランダムポートを試験するた
めの波形フォーマッタ42、コンパレータ43、デュアルポ
ートメモリ46のシリアルポートを試験するための波形フ
ォーマッタ42、コンパレータ45から構成される。但し波
形フォーマッタ及びコンパレータは、ランダムポートお
よびシリアルポート用に通常はデュアルポートメモリ46
のピン数分用意されるが、説明の簡単化のために各１個
づつとしている。本試験装置は、パターン発生器41が発
生するテストパターン201,202,203,204と、タイミング
発生装置が作成するタイミング信号104a,104b,106a,106
bとを入力として、波形フォーマッタ42,44ではテストパ
ターン201,203とタイミング信号104a,106aからデュアル
ポートメモリ46に印加する試験波形205,207を作成し、
一方コンパレータ43,45はデュアルポートメモリの出力2
06,208とテストパターン202,204をタイミング信号104b,
106bで指示された時刻に比較判定する。ここで、本発明
によるタイミング発生装置40は、異なった周期のタイミ
ング信号を作成することができるので、デュアルポート
メモリ46のランダムポートとシリアルポートを異なった
周期で試験することができる。
以上の実施例から明らかなように、本発明によれば、異
なった複数のテスト周期の信号を各々独立して任意数発
生できるので、非同期に複数データの受渡しを行なうLS
Iを試験するためのタイミング信号を発生できるという
効果がある。
なった複数のテスト周期の信号を各々独立して任意数発
生できるので、非同期に複数データの受渡しを行なうLS
Iを試験するためのタイミング信号を発生できるという
効果がある。
第１図は本発明によるタイミング発生装置の一実施例を
示すブロック図、第２図は本発明装置の動作タイミング
チャート、第３図はマスタタイミング発生部の実施例を
示す図、第４図はスレーブタイミング発生部の実施例を
示す図、第５図はマスタタイミング発生部の別の実施例
を示す図、第６図は本発明のタイミング発生装置の別の
実施例を示す図、第７図は本発明の装置の応用例を示す
図、第８図はデュアルポートメモリの説明図である。 １…発振器、2,2a…マスタタイミング発生部、3,3a〜3f
…スレーブタイミング発生部、101…タイミング選択信
号、102…基本クロック、103…マスタテスト周期信号、
104…マスタ位相信号、105,105a〜105c…スレーブ制御
信号、106,106a〜106f…スレーブ位相信号。
示すブロック図、第２図は本発明装置の動作タイミング
チャート、第３図はマスタタイミング発生部の実施例を
示す図、第４図はスレーブタイミング発生部の実施例を
示す図、第５図はマスタタイミング発生部の別の実施例
を示す図、第６図は本発明のタイミング発生装置の別の
実施例を示す図、第７図は本発明の装置の応用例を示す
図、第８図はデュアルポートメモリの説明図である。 １…発振器、2,2a…マスタタイミング発生部、3,3a〜3f
…スレーブタイミング発生部、101…タイミング選択信
号、102…基本クロック、103…マスタテスト周期信号、
104…マスタ位相信号、105,105a〜105c…スレーブ制御
信号、106,106a〜106f…スレーブ位相信号。
Claims (1)
- 【請求項１】ランダムポートおよびシリアルポートを有
するメモリを試験するための試験装置の１構成要素とし
てのタイミング発生装置であって、 外部からのタイミング選択信号TS（ｎ）を、直前タイミ
ング選択信号TS（ｎ−１）にもとづき発生されているマ
スタテスト周期信号により取り込む度に、該タイミング
選択信号TS（ｎ−１）により指定された時間経過後にタ
イミング選択信号TS（ｎ）にもとづくマスタテスト周期
信号を発生出力するとともに、該マスタテスト信号の発
生出力時点から、タイミング選択信号TS（ｎ）によりそ
れぞれ指定された遅延時間経過後に複数個のマスタ位相
信号を発生出力する一方、予め用意されている１個以上
のスレーブ制御信号の中から、タイミング選択信号TS
（ｎ）により指定されたもののみを、タイミング選択信
号TS（ｎ）にもとづき発生されたマスタテスト周期信号
に同期して発生出力する機能を有するマスタタイミング
発生手段と、 上記スレーブ制御信号各々に対応して設けられ、かつ該
スレーブ制御信号が入力された時点から設定遅延時間経
過した後に、１以上のマスタテスト周期に亘って設定個
数分のスレーブ位相信号を設定周期毎に順次発生出力す
る機能を有するスレーブタイミング発生手段とを構成要
素として含むタイミング発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197839A JPH0752216B2 (ja) | 1985-09-09 | 1985-09-09 | タイミング発生装置 |
| EP86110848A EP0218830B1 (en) | 1985-09-09 | 1986-08-06 | A memory test apparatus |
| DE8686110848T DE3685078D1 (de) | 1985-09-09 | 1986-08-06 | Speicherpruefgeraet. |
| US06/895,846 US4788684A (en) | 1985-09-09 | 1986-08-12 | Memory test apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197839A JPH0752216B2 (ja) | 1985-09-09 | 1985-09-09 | タイミング発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258177A JPS6258177A (ja) | 1987-03-13 |
| JPH0752216B2 true JPH0752216B2 (ja) | 1995-06-05 |
Family
ID=16381196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197839A Expired - Lifetime JPH0752216B2 (ja) | 1985-09-09 | 1985-09-09 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752216B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975166A (ja) * | 1982-10-25 | 1984-04-27 | Hitachi Ltd | タイミング発生器 |
-
1985
- 1985-09-09 JP JP60197839A patent/JPH0752216B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258177A (ja) | 1987-03-13 |
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