JP6623706B2

JP6623706B2 - 周波数シンセサイザー

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Publication number: JP6623706B2
Application number: JP2015223510A
Authority: JP
Inventors: 正義轟原; 有継矢島; 哲郎松本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2015-11-13
Filing date: 2015-11-13
Publication date: 2019-12-25
Anticipated expiration: 2035-11-13
Also published as: JP2017092834A

Description

本発明は、周波数シンセサイザーに関するものである。

信号の位相をロックするＰＬＬ(Phase Locked Loop)や、信号の周波数をロックするＦＬＬ(Frequency Locked Loop)を有する周波数シンセサイザーが知られている。

特許文献１には、アイドルトーンと呼ばれる周期的な量子化雑音を抑制するためのＦＬＬの構成が開示されている。特許文献１では、電圧制御発振器から出力されたクロック信号を周波数デルタシグマ変調部（ＦＤＳＭ：Frequency Delta Sigma Modulator）に入力することでデルタシグマ変調信号を得る。このデルタシグマ変調信号は、周波数比較部に入力される。そして、クロック信号の周波数がロックした際のデルタシグマ変調信号に含まれるアイドルトーンと逆位相のアイドルトーンを発生させ、それを前記周波数比較部に入力し、その周波数比較部でデルタシグマ変調信号に含まれるアイドルトーンを打ち消す。

また、特許文献２には、フリーランカウンターおよびアキュムレーターを使用し、前記クロック信号の周波数のロックと共に位相のロックを可能としたＰＬＬの構成が開示されている。

前記特許文献１および２に記載の装置では、クロック信号の周波数や位相のロックに要する時間を低減することができる。

米国特許第６６９０２１５号米国特許第７５９２８７４号

しかしながら、特許文献１に記載の装置では、クロック信号の周波数のロック時の出力であるそのクロック信号を仮定して前記逆位相のアイドルトーンを発生させるが、その逆位相のアイドルトーンの振幅および周波数成分にゆらぎは含まれない。このため、クロック信号がゆらいだ場合のデルタシグマ変調信号に含まれるアイドルトーンの振幅および周波数成分のゆらぎには対応できず、前記デルタシグマ変調信号に含まれるアイドルトーンを打ち消すことができない。すなわち、２つの独立したアイドルトーンが出力に現れ、結果的に、アイドルトーンが増大するという問題がある。

また、特許文献２に記載の装置では、クロック信号の位相のロックが可能になった点を除いて、前記特許文献１に記載の装置と同様の問題がある。

本発明の目的は、簡易な構成で、発振部から出力される信号の周波数または位相のロックに要する時間を低減することができ、安定性、過渡特性、定常特性等を改善することができ、前記ロック時の発振部から出力される信号にゆらぎがある場合でもアイドルトーンを抑制することができる周波数シンセサイザーを提供することにある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

本発明の周波数シンセサイザーは、第１の信号を生成する発振部と、
前記第１の信号と第２の信号とを用い、前記第１の信号と前記第２の信号との一方の周波数を計測する周波数計測部と、
前記周波数計測部により計測された周波数と周波数の目標値とを比較する比較部と、
前記比較部の比較結果に基づいて、前記発振部の制御量を求める制御量計算部と、を備え、
前記制御量計算部は、前記比較部の比較結果を所定倍して出力する第１回路部と、
前記比較部の比較結果に対し、それぞれ異なる所定の回数積分を行う複数の第２回路部から構成される第２回路部群と、
前記比較部の比較結果に対し、それぞれ異なる所定の回数微分を行う複数の第３回路部から構成される第３回路部群と、のうちから選択される少なくとも２つの異なる回路部を備え、
前記制御量計算部が求めた前記制御量に基づいて、前記発振部の前記第１の信号の周波数と位相との少なくとも一方を調整することを特徴とする。

これにより、簡易な構成で、発振部から出力される第１の信号の周波数と位相との少なくとも一方をロックすることができ、また、そのロックに要する時間を低減することができる。

また、複数種の前記回路部を有しているので、ゲインの調整幅が広がり、安定性、過渡特性、定常特性等を改善することができる。

また、逆位相のアイドルトーン（アイドルトーンに起因する量子化雑音）を発生させない構成なので、前記ロック時の第１の信号にゆらぎがある場合でも、従来例のように定常特性を悪化させることは無い。すなわち、前記ロック時の第１の信号にゆらぎがある場合でもアイドルトーンが増大することはない。

本発明の周波数シンセサイザーでは、前記周波数計測部は、前記第１の信号と前記第２の信号との一方を用いて他方を周波数デルタシグマ変調する周波数デルタシグマ変調部を有することが好ましい。
これにより、簡易な構成で、高精度の周波数計測を行うことができる。

本発明の周波数シンセサイザーでは、前記周波数デルタシグマ変調部は、出力信号をビットストリーム形式で出力することが好ましい。
これにより、信号処理回路を簡素化することができる。

本発明の周波数シンセサイザーでは、前記周波数デルタシグマ変調部は、出力信号をデータストリーム形式で出力することが好ましい。

これにより、比較部のダイナミックレンジを広げることができるため、周波数変動が大きい場合にも対応することができる。

本発明の周波数シンセサイザーでは、前記周波数計測部は、並列に接続された複数の前記周波数デルタシグマ変調部を有することが好ましい。

これにより、アイドルトーンをさらに低減することができる。周波数デルタシグマ変調部の数がｎ個（ｎは、２以上の任意の自然数）の場合、例えば、アイドルトーンを１／ｎ^１／２程度に低減することが可能である。

本発明の周波数シンセサイザーでは、前記周波数計測部は、前記複数の周波数デルタシグマ変調部に入力される前記第１の信号および前記第２の信号の少なくとも一方について、前記複数の周波数デルタシグマ変調部間で位相をずらす位相調整部を有することが好ましい。

これにより、アイドルトーンをさらに低減することができる。周波数デルタシグマ変調部の数がｎ個（ｎは、２以上の任意の自然数）の場合、例えば、アイドルトーンを１／ｎ程度に低減することが可能である。

本発明の周波数シンセサイザーでは、前記周波数計測部と前記比較部との間または前記比較部と前記発振部との間にフィルターを有することが好ましい。

これにより、発振部の位相雑音を増加させる周波数成分を効果的に減衰させることができる。

本発明の周波数シンセサイザーでは、周波数に対するＰＤ制御を行って前記調整を行うことが好ましい。

これにより、過渡応答特性を改善することができ、Ｐ制御に比べ、発振部から出力される第１の信号の周波数のロックに要する時間を低減することができる。

本発明の周波数シンセサイザーでは、周波数に対するＰＩＤ制御を行って前記調整を行うことが好ましい。

これにより、過渡応答特性を改善することができ、Ｐ制御に比べ、発振部から出力される第１の信号の周波数のロックに要する時間を低減することができ、また、目標値との定常偏差をゼロにすることができる。

また、簡易な構成で、発振部から出力される第１の信号の位相もロックすることができる。

本発明の周波数シンセサイザーでは、位相に対するＰＤ制御を行って前記調整を行うことが好ましい。

これにより、簡易な構成で、発振部から出力される第１の信号の位相をロックすることができる。

また、過渡応答特性を改善することができ、Ｐ制御に比べ、前記ロックに要する時間を低減することができる。

本発明の周波数シンセサイザーでは、位相に対するＰＩ制御を行って前記調整を行うことが好ましい。

これにより、簡易な構成で、発振部から出力される第１の信号の位相をロックすることができる。
また、目標値との定常偏差をゼロにすることができる。

本発明の周波数シンセサイザーでは、位相に対するＰＩＤ制御を行って前記調整を行うことが好ましい。

また、過渡応答特性を改善することができ、Ｐ制御やＰＩ制御に比べ、前記ロックに要する時間を低減することができ、また、目標値との定常偏差をゼロにすることができる。

本発明の周波数シンセサイザーでは、前記発振部は、デジタル信号をアナログ信号に変換するデジタルアナログ変換器と、電圧制御発振器と、を有することが好ましい。

これにより、電圧制御発振器の発振周波数の調整をデジタル化することができ、デジタルアナログ変換器の前段までのデジタル信号処理との整合性が良い。

本発明の周波数シンセサイザーでは、前記発振部は、デジタル制御発振器を有することが好ましい。
これにより、温度変化等の環境変化に対しても安定した出力を得ることができる。

本発明の周波数シンセサイザーの第１実施形態を示すブロック図である。図１に示す周波数シンセサイザーの周波数比較器を示すブロック図である。図１に示す周波数シンセサイザーのＦＤＳＭの構成例を示すブロック図である。図１に示す周波数シンセサイザーのＦＤＳＭの構成例を示すブロック図である。図１に示す周波数シンセサイザーの制御量計算部を示すブロック図である。本発明の周波数シンセサイザーの第２実施形態における制御量計算部を示すブロック図である。本発明の周波数シンセサイザーの第３実施形態における制御量計算部を示すブロック図である。本発明の周波数シンセサイザーの第４実施形態における制御量計算部を示すブロック図である。本発明の周波数シンセサイザーの第５実施形態における制御量計算部を示すブロック図である。本発明の周波数シンセサイザーの第６実施形態における制御量計算部を示すブロック図である。本発明の周波数シンセサイザーの第７実施形態における制御量計算部を示すブロック図である。本発明の周波数シンセサイザーの第８実施形態を示すブロック図である。本発明の周波数シンセサイザーの第９実施形態を示すブロック図である。図１３に示す周波数シンセサイザーの周波数計測部を示すブロック図である。出力基準信号Ｆｃｊ及び出力クロック信号Ｆｘｊの一例を示すタイミングチャートである。出力データＯＵＴｊの一例を示すタイミングチャートである。出力クロック信号Ｆｘｊの周期の進みを示す説明図である。ＦＤＳＭを単純に並列化した装置のブロック図である。図１８に示す装置のタイミングチャートである。位相調整部の一例を示すブロック図である。位相調整部の一例を示すブロック図である。位相調整部の一例を示すブロック図である。位相調整部の一例を示すブロック図である。クロック信号Ｆｘの周波数ｆｘが基準信号Ｆｃの周波数ｆｃより高い場合における周波数計測部の構成例を示すブロック図である。図２１に示す周波数計測部のタイミングチャートである。基準信号Ｆｃの周波数ｆｃがクロック信号Ｆｘの周波数ｆｘより高い場合における周波数計測部の構成例を示すブロック図である。出力基準信号Ｆｃｊ及び出力クロック信号Ｆｘｊの一例を示すタイミングチャートである。ＦＤＳＭ（ｊ）の出力データＯＵＴｊの一例を示すタイミングチャートである。図２３に示す周波数計測部のタイミングチャートである。図２３に示す周波数計測部から位相調整部を削除した図１８に示す装置のタイミングチャートである。本発明の周波数シンセサイザーの第１０実施形態を示すブロック図である。図２８に示す周波数シンセサイザーの周波数計測部を示すブロック図である。出力基準信号Ｆｃｊ及び出力クロック信号Ｆｘｊの一例を示すタイミングチャートである。ＦＤＳＭ（ｊ）の出力データＯＵＴｊの一例を示すタイミングチャートである。図２９に示す周波数計測部においてｎ＝４とした場合のタイミングチャートである。図２９に示す周波数計測部から位相調整部を削除した装置のタイミングチャートである。出力基準信号Ｆｃｊ及び出力クロック信号Ｆｘｊの一例を示すタイミングチャートである。ＦＤＳＭ（ｊ）の出力データＯＵＴｊの一例を示すタイミングチャートである。図２９に示す周波数計測部においてｎ＝４とした場合のタイミングチャートである。図２９に示す周波数計測部から位相調整部を削除した装置のタイミングチャートである。本発明の周波数シンセサイザーの第１１実施形態を示すブロック図である。

以下、本発明の周波数シンセサイザーを添付図面に示す実施形態に基づいて詳細に説明する。

＜第１実施形態＞
図１は、本発明の周波数シンセサイザーの第１実施形態を示すブロック図である。図２は、図１に示す周波数シンセサイザーの周波数比較器を示すブロック図である。図３は、図１に示す周波数シンセサイザーのＦＤＳＭの構成例を示すブロック図である。図４は、図１に示す周波数シンセサイザーのＦＤＳＭの構成例を示すブロック図である。

図１に示すように、周波数シンセサイザー１は、周波数計測部（周波数変調部）の一例である周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）１１と、周波数比較器（比較部）１３と、制御量計算部６と、発振部の一例であり、デジタル信号で発振周波数を制御するデジタル制御発振器（ＤＣＯ）１７とを有している。ＦＤＳＭ１１と、周波数比較器１３と、制御量計算部６と、デジタル制御発振器１７とは、出力側に向ってこの順序で接続されている。

発振部としてデジタル制御発振器１７を用いることにより、温度変化等の環境変化に対しても安定した出力を得ることができる。

また、図２に示すように、周波数比較器１３は、ゲインがｋに設定されたゲイン部１３２と、減算器１３１とを有している。ゲイン部１３２のゲインｋの値は、特に限定されず、諸条件に応じて適宜設定される。ＦＤＳＭ１１から出力された信号（ＦＤＳＭ出力）は、ゲイン部１３２でｋ倍にされ、減算器１３１に入力される。したがって、周波数比較器１３では、周波数の目標値と、ＦＤＳＭ１１から出力され、ゲイン部１３２でｋ倍にされた信号が示す周波数とが比較される。

また、ＦＤＳＭ１１は、デジタル制御発振器１７から出力されたクロック信号（第１の信号）と基準信号（第２の信号）との一方を用いて他方を周波数デルタシグマ変調する回路であり、クロック信号と基準信号とを用い、クロック信号と基準信号との一方の周波数を計測する。本実施形態では、代表的に、基準信号を用いてクロック信号を周波数デルタシグマ変調する場合を例に挙げて説明する。そして、クロック信号を用いて基準信号を周波数デルタシグマ変調する場合については、後述する説明において、基準信号とクロック信号とを入れ替えればよいので、その説明は省略する。

ＦＤＳＭ１１としては、例えば、出力信号をビットストリーム形式で出力するＦＤＳＭ（以下、「ビットストリーム構成のＦＤＳＭ（ビットストリーム型ＦＤＳＭ）」とも言う）、出力信号をデータストリーム形式で出力するＦＤＳＭ（以下、「データストリーム構成のＦＤＳＭ（データストリーム型ＦＤＳＭ）」とも言う）等を用いることができる。

ビットストリーム構成のＦＤＳＭを用いる場合は、信号処理回路を簡素化することができる。また、データストリーム構成のＦＤＳＭを用いる場合は、周波数比較器１３のダイナミックレンジを広げることができるため、周波数変動が大きい場合にも対応することができる。

次に、データストリーム構成のＦＤＳＭ１１と、ビットストリーム構成のＦＤＳＭ１１とを説明するが、まずは、データストリーム構成のＦＤＳＭ１１について説明する。

図３に示すように、データストリーム構成のＦＤＳＭ１１は、クロック信号の立ち上がりエッジをカウントしてカウント値を示すカウントデータＤｃを出力するアップカウンター２１と、基準信号の立ち上がりエッジに同期してカウントデータＤｃをラッチして第１データＤ１を出力する第１ラッチ２２と、基準信号の立ち上がりエッジに同期して第１データＤ１をラッチして第２データＤ２を出力する第２ラッチ２３と、第１データＤ１から第２データＤ２を減算して出力データＯＵＴを生成する減算器２４とを備える。なお、第１ラッチ２２および第２ラッチ２３は、例えばＤフリップフロップ回路等で構成される。

この例のＦＤＳＭ１１は、一次の周波数デルタシグマ変調器とも呼ばれ、クロック信号のカウント値を基準信号により２回ラッチしており、基準信号の立ち上がりエッジをトリガとしてクロック信号のカウント値を順次保持する。この例では、立ち上がりエッジでラッチ動作を行う場合を想定しているが、立ち下りエッジもしくは立ち上がり立下りエッジの両方でラッチ動作を行ってもよい。また減算器２４は保持されている２つのカウント値の差分を演算することで基準信号が１周期推移する間に観測されるクロック信号のカウント値の増分を時間経過と共に不感期間無く出力する。クロック信号の周波数をｆｘ、基準信号の周波数をｆｃとしたとき、周波数の比はｆｘ／ｆｃとなる。ＦＤＳＭ１１は、周波数の比をデジタル信号列として出力するものである。

このデジタル信号列は、データ列・データストリームと呼ばれる。また、後述する１ビットで表されるデジタル信号列は、ビット列・ビットストリームと呼ばれる。

次に、ビットストリーム構成のＦＤＳＭ１１について説明する。
図４に示すように、ビットストリーム構成のＦＤＳＭ１１は、基準信号の立ち上がりエッジに同期してクロック信号をラッチして第１データｄ１を出力する第１ラッチ２２と、基準信号の立ち上がりエッジに同期して第１データｄ１をラッチして第２データｄ２を出力する第２ラッチ２３と、第１データｄ１と第２データｄ２の排他的論理和を演算して出力データＯＵＴを生成する排他的論理和回路２５とを備える。なお、第１ラッチ２２および第２ラッチ２３は、例えばＤフリップフロップ回路等で構成される。

このＦＤＳＭ１１が前記データストリーム構成のＦＤＳＭ１１と相違するのは、前記データストリーム構成のＦＤＳＭ１１では、第１ラッチ２２によってカウントデータＤｃを保持し、基準信号が１周期推移する間に観測されるクロック信号の立ち上がりエッジをカウントして得たカウントデータＤｃの増分を出力データＯＵＴとして出力するのに対し、このＦＤＳＭ１１では、第１ラッチ２２によってクロック信号のＨｉｇｈもしくはＬｏｗの状態を保持し、基準信号が１周期推移する間の反転回数の偶奇を出力データＯＵＴとして出力する点である（反転回数が偶数であれば０、奇数であれば１を出力する）。

ところで、クロック信号の１周期はＨｉｇｈとＬｏｗの反転遷移２回で構成されることから、基準信号に対するクロック信号の変動が、出力データＯＵＴに及ぼす変化の度合いは、前記データストリーム構成のＦＤＳＭ１１においてカウント値を保持する場合に比べ２倍となる。従って、ビットストリーム構成のＦＤＳＭ１１におけるアイドルトーンの振る舞いは、前記データストリーム構成のＦＤＳＭ１１において、２倍の周波数のクロック信号がＦＤＳＭ１１に入力された場合の振る舞いと一致する。ビットストリーム構成のＦＤＳＭ１１の動作については、上記の性質を考慮し、必要に応じてクロック信号の周波数ｆｘを周波数２ｆｘに置き換えて考えればよい。

制御量計算部６は、周波数比較器１３の比較結果に基づいて、デジタル制御発振器１７の制御量を求める機能を有している。以下、制御量計算部６について説明する。

制御量計算部６としては、種々の形態が可能であり、本実施形態では、制御量計算部６の一般形について説明し、具体的な各構成例は、後述する第２〜第７実施形態において説明する。

図５に示すように、制御量計算部６は、ゲインがｋ_０に設定されたゲイン部１６と、ラッチ６３および加算器６２で構成されたｎ個（図示の構成では、ｎは２以上の自然数）の積分部６１と、ゲインがｋ_１に設定されたゲイン部１６と、ゲインがｋ_２に設定されたゲイン部１６と、・・・、ゲインがｋ_ｎに設定されたゲイン部１６と、ラッチ６６および減算器６５で構成されたｍ個（図示の構成では、ｍは２以上の自然数）の微分部６４と、ゲインがｋ_−１に設定されたゲイン部１６と、・・・、ゲインがｋ_−ｍ＋１に設定されたゲイン部１６と、ゲインがｋ_−ｍに設定されたゲイン部１６と、加算器６７と、積分部７１と、を有している。各ゲイン部１６のゲインの値は、それぞれ、特に限定されず、諸条件に応じて適宜設定される。

また、積分部７１は、本実施形態では、加算器７２と、ラッチ７３とで構成され、加算器６７の後段に配置されており、現在のデータと、現在のデータよりも１つ前のラッチ７３にラッチされているデータとを加算器７２で加算するように構成されている。

本実施形態では、制御量計算部６の理解を容易にするため、前記の構成を例に挙げて説明するが、以下に述べるように、制御量計算部６は、必ずしもそのすべての構成を有している必要はない。また、前記「・・・」の部分は、その説明を省略する。

まず、ゲインがｋ_０のゲイン部１６により、周波数比較器１３の比較結果を所定倍して出力する第１回路部６０が構成される。

また、積分部６１およびゲインがｋ_１のゲイン部１６により、周波数比較器１３の比較結果に対し、積分を１回行って所定倍して出力する第２回路部６８が構成される。

また、直列に接続された２つの積分部６１およびゲインがｋ_２のゲイン部１６により、周波数比較器１３の比較結果に対し、積分を２回行って所定倍して出力する第２回路部６８が構成される。

また、直列に接続されたｎ個の積分部６１およびゲインがｋ_ｎのゲイン部１６により、周波数比較器１３の比較結果に対し、積分をｎ回行って所定倍して出力する第２回路部６８が構成される。

そして、前記積分を行う回数の異なる複数（複数種）の第２回路部６８により、第２回路部群が構成される。

また、微分部６４およびゲインがｋ_−１のゲイン部１６により、周波数比較器１３の比較結果に対し、微分を１回行って所定倍して出力する第３回路部６９が構成される。

また、直列に接続された（ｍ−１）個の微分部６４およびゲインがｋ_−ｍ＋１のゲイン部１６により、周波数比較器１３の比較結果に対し、微分を（ｍ−１）回行って所定倍して出力する第３回路部６９が構成される。

また、直列に接続されたｍ個の微分部６４およびゲインがｋ_−ｍのゲイン部１６により、周波数比較器１３の比較結果に対し、微分をｍ回行って所定倍して出力する第３回路部６９が構成される。

そして、前記微分を行う回数の異なる複数（複数種）の第３回路部６９により、第３回路部群が構成される。

このような制御量計算部６を設けることにより、例えば、周波数に対するＰＤ制御、周波数に対するＰＩ制御、周波数に対するＰＩＤ制御、位相に対するＰＤ制御、位相に対するＰＩ制御、位相に対するＰＩＤ制御、位相に対するＰＩＤＤ^２制御等の種々のフィードバック制御を行うことができる。なお、前記「Ｐ」は比例、前記「Ｉ」は積分、前記「Ｄ」は微分、前記「Ｄ^２」は２階微分である。

ここで、制御量計算部６は、必ずしも、前記第１回路部６０、前記第２回路部群の異なる複数の第２回路部６８および前第３回路部群の異なる複数の第３回路部６９のすべてを備えている必要はない。

すなわち、制御量計算部６は、前記第１回路部６０、前記第２回路部群の異なる複数の第２回路部６８および前第３回路部群の異なる複数の第３回路部６９のうちから選択される少なくとも２つの異なる回路部を備えていればよい。したがって、制御量計算部６は、例えば、第２回路部群のうちの異なる複数の回路部、加算器６７および積分部７１で構成されていてもよく、また、第３回路部群のうちの異なる複数の回路部、加算器６７および積分部７１で構成されていてもよい。

次に、周波数シンセサイザー１の動作について説明する。
図１に示すように、周波数シンセサイザー１のＦＤＳＭ１１には、基準信号（第２の信号）と、デジタル制御発振器１７から出力されたクロック信号（第１の信号）とが入力され、ＦＤＳＭ１１では前述した所定の処理が行われる。

ＦＤＳＭ１１から出力された周波数を示す信号は、周波数比較器１３に入力される。周波数比較器１３には、周波数の目標値を示す信号が入力されており、周波数比較器１３では、前記目標値と、前記ＦＤＳＭ１１から出力された信号（厳密には、ゲイン部１３２でｋ倍にされた信号）が示す周波数とを比較する。

周波数比較器１３の比較結果である目標値とＦＤＳＭ１１から出力された信号が示す周波数との差（周波数の偏差）を示す周波数差信号（周波数比較器１３の出力信号）は、制御量計算部６に入力される。

制御量計算部６では、周波数差信号に基づいて、デジタル制御発振器１７の制御量を求める。なお、前記制御量の演算方法は、制御量計算部６の構成により異なり、ここでは、その説明は省略する。

制御量計算部６から出力された前記制御量を示す信号は、デジタル制御発振器１７のデジタル制御信号として、デジタル制御発振器１７に入力される。

これにより、デジタル制御発振器１７の発振周波数、すなわち、デジタル制御発振器１７から出力されるクロック信号の周波数が調整され、目標値に収束する（ロックされる）。または、デジタル制御発振器１７から出力されるクロック信号の位相および周波数が調整され、位相は所定値に収束し、周波数は目標値に収束する。

以上説明したように、周波数シンセサイザー１によれば、簡易な構成で、デジタル制御発振器１７から出力されるクロック信号の周波数と位相との少なくとも一方をロックすることができる。

また、ＦＤＳＭ１１を用いることにより、簡易な構成で、高精度の周波数計測を行うことができ、また、前記ロックに要する時間を低減することができる。

また、逆位相のアイドルトーン（アイドルトーンに起因する量子化雑音）を発生させない構成なので、前記ロック時のクロック信号にゆらぎがある場合でも、定常特性を悪化させることは無い。すなわち、前記ロック時のクロック信号にゆらぎがある場合でもアイドルトーンを抑制することができる。

また、フラクショナル型のＰＬＬでは、フラクショナルスプリアスが発生するが、この周波数シンセサイザー１は、前記フラクショナルスプリアスが発生しない構成であり、これにより、高精度の周波数シンセサイザーを実現することができる。

また、処理される信号は、すべてデジタル信号であるので、ノイズに対して強く、これにより高い精度が得られる。

また、制御量計算部６は複数種の回路部を有しているので、ゲインの調整幅が広がり、安定性、過渡特性、定常特性等を改善することができる。

なお、デジタル制御発振器１７を、デジタル信号をアナログ信号に変換するＤＡ変換器（デジタルアナログ変換器）および電圧制御発振器１５に変更してもよい。同様に、以下の各実施形態においても、ＤＡ変換器および電圧制御発振器の組み合わせと、デジタル制御発振器とのいずれを用いてもよい。

＜第２実施形態＞
図６は、本発明の周波数シンセサイザーの第２実施形態における制御量計算部を示すブロック図である。

以下、第２実施形態について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図６に示すように、第２実施形態の周波数シンセサイザー１では、周波数に対するＰＤ制御を行って調整を行うように構成されている。

制御量計算部６は、ゲインがｋ_０のゲイン部１６１と、ラッチ６６および減算器６５で構成された微分部６４と、ゲインがｋ_−１のゲイン部１６２と、加算器６７と、積分部７１とを有している。

ゲイン部１６１により、第１回路部６０が構成され、この第１回路部６０から出力された信号を用いて、周波数に対してＰ制御が行われる。

また、微分部６４およびゲイン部１６２により、第３回路部６９１が構成され、この第３回路部６９１から出力された信号を用いて、周波数に対してＤ制御が行われる。

第１回路部６０から出力された信号と、第３回路部６９１から出力された信号とは、加算器６７で加算され、積分部７１で積分され、制御量計算部６から出力される。

以上のような第２実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

この第２実施形態では、簡易な構成で、デジタル制御発振器１７から出力されるクロック信号の周波数をロックすることができる。

＜第３実施形態＞
図７は、本発明の周波数シンセサイザーの第３実施形態における制御量計算部を示すブロック図である。

以下、第３実施形態について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図７に示すように、第３実施形態の周波数シンセサイザー１では、周波数に対するＰＩＤ制御を行って調整を行うように構成されている。

制御量計算部６は、ゲインがｋ_０のゲイン部１６１と、ラッチ６３および加算器６２で構成された積分部６１と、ゲインがｋ_１のゲイン部１６３と、ラッチ６６および減算器６５で構成された微分部６４と、ゲインがｋ_−１のゲイン部１６２と、加算器６７と、積分部７１とを有している。

また、積分部６１およびゲイン部１６３により、第２回路部６８１が構成され、この第２回路部６８１から出力された信号を用いて、周波数に対してＩ制御が行われる。

第１回路部６０から出力された信号と、第２回路部６８１から出力された信号と、第３回路部６９１から出力された信号とは、加算器６７で加算され、積分部７１で積分され、制御量計算部６から出力される。

以上のような第３実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

この第３実施形態では、簡易な構成で、デジタル制御発振器１７から出力されるクロック信号の周波数および位相をロックすることができる。

また、過渡応答特性を改善することができ、前記ロックに要する時間を低減することができ、また、目標値との定常偏差をゼロにすることができる。

＜第４実施形態＞
図８は、本発明の周波数シンセサイザーの第４実施形態における制御量計算部を示すブロック図である。

以下、第４実施形態について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図８に示すように、第４実施形態の周波数シンセサイザー１では、位相に対するＰＤ制御を行って調整を行うように構成されている。

制御量計算部６は、ゲインがｋ_０のゲイン部１６１と、ラッチ６３および加算器６２で構成された積分部６１と、ゲインがｋ_１のゲイン部１６３と、加算器６７と、積分部７１とを有している。

ゲイン部１６１により、第１回路部６０が構成され、この第１回路部６０から出力された信号を用いて、位相に対してＤ制御が行われる。

また、積分部６１およびゲイン部１６３により、第２回路部６８１が構成され、この第２回路部６８１から出力された信号を用いて、位相に対してＰ制御が行われる。

第１回路部６０から出力された信号と、第２回路部６８１から出力された信号とは、加算器６７で加算され、積分部７１で積分され、制御量計算部６から出力される。

以上のような第４実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

この第４実施形態では、簡易な構成で、デジタル制御発振器１７から出力されるクロック信号の周波数および位相をロックすることができる。

＜第５実施形態＞
図９は、本発明の周波数シンセサイザーの第５実施形態における制御量計算部を示すブロック図である。

以下、第５実施形態について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図９に示すように、第５実施形態の周波数シンセサイザー１では、位相に対するＰＩ制御を行って調整を行うように構成されている。

制御量計算部６は、ラッチ６３および加算器６２で構成された積分部６１を２つと、ゲインがｋ_１のゲイン部１６３と、ゲインがｋ_２のゲイン部１６４と、加算器６７と、積分部７１とを有している。

積分部６１およびゲイン部１６３により、第２回路部６８１が構成され、この第２回路部６８１から出力された信号を用いて、位相に対してＰ制御が行われる。

また、直列に接続された２つの積分部６１およびゲイン部１６４により、第２回路部６８２が構成され、この第２回路部６８２から出力された信号を用いて、位相に対してＩ制御が行われる。

第２回路部６８１から出力された信号と、第２回路部６８２から出力された信号とは、加算器６７で加算され、積分部７１で積分され、制御量計算部６から出力される。

以上のような第５実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

この第５実施形態では、簡易な構成で、デジタル制御発振器１７から出力されるクロック信号の周波数および位相をロックすることができる。
また、目標値との定常偏差をゼロにすることができる。

＜第６実施形態＞
図１０は、本発明の周波数シンセサイザーの第６実施形態における制御量計算部を示すブロック図である。

以下、第６実施形態について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図１０に示すように、第６実施形態の周波数シンセサイザー１では、位相に対するＰＩＤ制御を行って調整を行うように構成されている。

制御量計算部６は、ゲインがｋ_０のゲイン部１６１と、ラッチ６３および加算器６２で構成された積分部６１を２つと、ゲインがｋ_１のゲイン部１６３と、ゲインがｋ_２のゲイン部１６４と、加算器６７と、積分部７１とを有している。

第１回路部６０から出力された信号と、第２回路部６８１から出力された信号と、第２回路部６８２から出力された信号とは、加算器６７で加算され、積分部７１で積分され、制御量計算部６から出力される。

以上のような第６実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

この第６実施形態では、簡易な構成で、デジタル制御発振器１７から出力されるクロック信号の周波数および位相をロックすることができる。

＜第７実施形態＞
図１１は、本発明の周波数シンセサイザーの第７実施形態における制御量計算部を示すブロック図である。

以下、第７実施形態について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図１１に示すように、第７実施形態の周波数シンセサイザー１では、位相に対するＰＩＤＤ^２（ＰＩＤＤ）制御を行って調整を行うように構成されている。

制御量計算部６は、ゲインがｋ_０のゲイン部１６１と、ラッチ６３および加算器６２で構成された積分部６１を２つと、ゲインがｋ_１のゲイン部１６３と、ゲインがｋ_２のゲイン部１６４と、ラッチ６６および減算器６５で構成された微分部６４と、ゲインがｋ_−１のゲイン部１６２と、加算器６７と、積分部７１とを有している。

また、微分部６４およびゲイン部１６２により、第３回路部６９１が構成され、この第３回路部６９１から出力された信号を用いて、位相に対してＤ^２制御（２階微分制御）が行われる。

以上のような第７実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

この第７実施形態では、簡易な構成で、デジタル制御発振器１７から出力されるクロック信号の周波数および位相をロックすることができる。

また、ゲインの調整幅が広がり、特に系のむだ時間が無視できない場合でも、速応性があり、外乱に対して強い。

＜第８実施形態＞
図１２は、本発明の周波数シンセサイザーの第８実施形態を示すブロック図である。

以下、第８実施形態について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図１２に示すように、第８実施形態の周波数シンセサイザー１では、クロック信号（第１の信号）を生成する発振部として、デジタル信号をアナログ信号に変換するＤＡ変換器（デジタルアナログ変換器）１４と、電圧制御発振器（ＶＣＯ）１５とが設けられている。ＤＡ変換器１４と、電圧制御発振器１５とは、出力側に向ってこの順序で接続されている。このような構成により、この周波数シンセサイザー１では、電圧制御発振器１５の発振周波数の調整をデジタル化することができ、ＤＡ変換器１４の前段までのデジタル信号処理との整合性が良い。

以上のような第８実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

また、処理される信号は、ＤＡ変換器１４の手前までは、デジタル信号であるので、ノイズに対して強く、これにより高い精度が得られる。

＜第９実施形態＞
図１３は、本発明の周波数シンセサイザーの第９実施形態を示すブロック図である。図６は、図１４に示す周波数シンセサイザーの周波数計測部を示すブロック図である。

以下、第９実施形態について、前述した第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図１３に示すように、第９実施形態の周波数シンセサイザー１は、周波数計測部５と、周波数比較器１３と、制御量計算部６と、ループフィルター（フィルター）１２と、デジタル制御発振器１７とを有している。周波数計測部５と、周波数比較器１３と、制御量計算部６と、ループフィルター１２と、デジタル制御発振器１７とは、出力側に向ってこの順序で接続されている。ループフィルター１２としては、特に限定されず、例えば、ローパスフィルターやラグ・リードフィルター等を用いることができる。このループフィルター１２は、周波数比較器１３（制御量計算部６）の後、すなわち、周波数比較器１３とデジタル制御発振器１７との間、より詳細には、制御量計算部６とデジタル制御発振器１７との間に配置さている。

周波数計測部５は、位相調整部１０と、並列に接続された（並列化された）複数のＦＤＳＭ（Frequency Delta Sigma Modulator）１１と、加算器３０とを有している。位相調整部１０と、各ＦＤＳＭ１１と、加算器３０とは、出力側に向ってこの順序で接続されている。ＦＤＳＭ１１は、データストリーム構成のＦＤＳＭであり、そのＦＤＳＭ１１としては、第１実施形態で述べたものと同様のものを用いることができる。

以下、周波数計測部５について詳細に説明する。
＜１−１：全体構成＞
図１４に第９実施形態における周波数計測部５のブロック図を示す。この図に示すように、周波数計測部５は、クロック信号Ｆｘと基準信号Ｆｃとの少なくとも一方の位相を調整して、ｎ（ｎは２以上の自然数）組の出力クロック信号Ｆｘ１〜Ｆｘｎ及び出力基準信号Ｆｃ１〜Ｆｃｎを出力する位相調整部１０と、並列に接続されたｎ個のＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）と、加算器３０とを備える。

ｊ（ｊは１以上ｎ以下の任意の自然数）番目のＦＤＳＭ（ｊ）は、出力基準信号Ｆｃｊを用いて出力クロック信号Ｆｘｊを周波数デルタシグマ変調して出力データＯＵＴｊを生成する。加算器３０は出力データＯＵＴ１〜ＯＵＴｎを加算して、周波数デルタシグマ変調信号Ｙを生成する。

ＦＤＳＭ（ｊ）は、出力クロック信号Ｆｘｊの立ち上がりエッジをカウントしてカウント値を示すカウントデータＤｃを出力するアップカウンター２１と、出力基準信号Ｆｃｊの立ち上がりエッジに同期してカウントデータＤｃをラッチして第１データＤ１を出力する第１ラッチ２２と、第１データＤ１を出力基準信号Ｆｃｊの立ち上がりエッジに同期して第１データＤ１をラッチして第２データＤ２を出力する第２ラッチ２３と、第１データＤ１から第２データＤ２を減算して出力データＯＵＴｊを生成する減算器２４とを備える。第１ラッチ２２および第２ラッチ２３は、例えばＤフリップフロップ回路等で構成される。なお、ＦＤＳＭ（１）〜ＦＤＳＭ（ｊ−１）とＦＤＳＭ（ｊ＋１）〜ＦＤＳＭ（ｎ）とは、ＦＤＳＭ（ｊ）と同様に構成されている。

この例のＦＤＳＭ（ｊ）は、一次の周波数デルタシグマ変調器とも呼ばれ、出力クロック信号Ｆｘｊのカウント値を出力基準信号Ｆｃｊにより２回ラッチしており、出力基準信号Ｆｃｊの立ち上がりエッジをトリガとして出力クロック信号Ｆｘｊのカウント値を順次保持する。この例では、立ち上がりエッジでラッチ動作を行う場合を想定しているが、立ち下りエッジでラッチ動作を行ってもよい。また減算器２４は保持されている２つのカウント値の差分を演算することで出力基準信号Ｆｃｊが１周期推移する間に観測される出力クロック信号Ｆｘｊのカウント値の増分を時間経過と共に不感期間無く出力する。クロック信号Ｆｘの周波数をｆｘ、基準信号Ｆｃの周波数をｆｃとしたとき、周波数の比はｆｘ／ｆｃとなる。ＦＤＳＭ（ｊ）は、周波数の比をデジタル信号列として出力するものである。ＦＤＳＭ（ｊ）から出力される出力データＯＵＴｊは量子化誤差を含んでいる。

＜１−２：周波数デルタシグマ変調とアイドルトーンとの関係＞
次に周波数デルタシグマ変調とアイドルトーンとの関係について説明する。クロック信号Ｆｘとして１周期２１μＳの信号（４７．６１９０４７ｋＨｚ）を考える。また基準信号Ｆｃとして１周期６６μＳの信号（１５．１５ｋＨｚ）を考える。これは、クロック信号Ｆｘの周波数ｆｘが基準信号Ｆｃの周波数ｆｃより高い場合に該当する。ｆｘとｆｃの比は、次式で与えられる。

ｆｘ：ｆｃ＝１／２１ｅ^−６：１／６６ｅ^−６＝２２：７
この場合、クロック信号Ｆｘの２２周期と基準信号Ｆｃの７周期の時間が等しい。つまり、２１μＳ×２２＝６６μＳ×７＝４６２μＳごとに同じデータ列が繰り返される。

このときのＦＤＳＭ（ｊ）の動作について考えてみると出力基準信号Ｆｃｊが１周期進む間に出力クロック信号Ｆｘｊは２２／７周期＝３＋１／７周期だけ進むことになり、カウント値は３又は４だけ増加する。従って減算器２４からは３又は４が時間経過と共に出力される。これらの関係を出力基準信号Ｆｃｊと出力クロック信号Ｆｘｊとの立ち上がりエッジが一致する場合を起点として表すと図１５になる。図１５は出力基準信号Ｆｃｊと出力クロック信号Ｆｘｊの立ち上がりエッジが一致した瞬間から、４６２μＳ後に再び立ち上がりエッジが一致することも表している。一般に、出力基準信号Ｆｃｊと出力クロック信号Ｆｘｊとの立ち上がりエッジが一致しない場合を起点とした場合でも、その位相のずれに対応したパルス列が４６２μＳ周期で繰り返されることに変わりは無いが、ここでは簡単のために出力基準信号Ｆｃｊと出力クロック信号Ｆｘｊの立ち上がりエッジが一致する瞬間を起点とする場合を示している。

実際のＦＤＳＭ（ｊ）の出力データＯＵＴｊのデータ列には図１６の様に「３４３３３３３」の繰り返しパターンが４６２μＳ周期で出現することになる。尚、図１４のＦＤＳＭ（ｊ）は動作開始時の第１ラッチ２２及び第２ラッチ２３の出力が不定のため、図１６は最初の４６２μＳの周期が一巡した次の二巡目の繰り返しパターンを示している。この４６２μＳ周期の繰り返しパターンは図１７に示す出力クロック信号Ｆｘｊの周期の進みを考えると理解しやすい。この例の場合、出力基準信号Ｆｃｊが最初の１周期進む間に出力クロック信号Ｆｘｊは３＋１／７周期だけ進むが、出力クロック信号Ｆｘｊの４周期目に注目すると出力クロック信号Ｆｘｊの３周期目の終わりを基準として１／７周期だけ進んでいることを意味している。このような非整数が出るのは出力クロック信号Ｆｘｊと出力基準信号Ｆｃｊとの周波数比もしくは周期比の値が整数関係にないためで、出力クロック信号Ｆｘｊの３周期目の終わりから１／７周期だけ進んだ点が出力基準信号Ｆｃｊの２周期目での出力クロック信号Ｆｘｊの位相の起点となる。そして、出力基準信号Ｆｃｊの２周期目の終わりには出力クロック信号Ｆｘｊは最初から数えて６＋２／７周期だけ進んでいることになる。このように考えると、出力基準信号Ｆｃｊが７周期進むごとに遷移回数の非整数分が０（出力クロック信号Ｆｘｊと出力基準信号Ｆｃｊの立ち上がりエッジが一致しない場合を起点とした場合には、その位相のずれに対応する非整数）に戻ることを意味している。出力クロック信号Ｆｘｊのレベルとは関係なく、このような周期性のある繰り返しパターンが持つ周波数成分に起因する雑音がアイドルトーンである。

アイドルトーンは出力基準信号Ｆｃｊと出力クロック信号Ｆｘｊとの位相関係に基づく量子化誤差によりＦＤＳＭ（ｊ）内部で発生するものである。もしアイドルトーンの発生が無かった場合、ＦＤＳＭ（ｊ）の出力データＯＵＴｊの変化は出力基準信号Ｆｃｊに対する出力クロック信号Ｆｘｊのゆらぎや変動を表すことになるので、出力基準信号Ｆｃｊに対して出力クロック信号Ｆｘｊにゆらぎも変動もない場合の出力データＯＵＴｊは、アイドルトーンの影響を無視した場合、直流とみなすことができる。逆に言えば、出力データＯＵＴｊ変化には出力基準信号Ｆｃｊに対する出力クロック信号Ｆｘｊの変動にアイドルトーンの影響が重畳されて出現する。アイドルトーンはＦＤＳＭ（ｊ）の出力データＯＵＴｊにフィルター処理を施すことにより排除や軽減が可能である。

しかしながら、フィルターの性能は有限であり、出力クロック信号Ｆｘｊの周波数ｆｘや変動が未知である場合は、フィルターの仕様を確定できないという問題もある。更に、フィルターの阻止域にある出力基準信号Ｆｃｊに対する出力クロック信号Ｆｘｊのゆらぎや変動成分の検出も阻止してしまう。よって、ＦＤＳＭを用いた高精度測定においては、アイドルトーン自体の抑圧が重要な課題となる。

次に、ＦＤＳＭを並列接続した場合のアイドルトーンについて検討する。図１８は、４個のＦＤＳＭ（１）〜ＦＤＳＭ（４）を単純に並列化し、出力データＯＵＴ１〜ＯＵＴ４を加算した例である。この装置は、図１４に示す周波数計測部５から位相調整部１０を削除して、４個のＦＤＳＭ（１）〜ＦＤＳＭ（４）にクロック信号Ｆｘと基準信号Ｆｃとを直接供給する。

ここで、クロック信号Ｆｘが図１５に示す出力クロック信号Ｆｘｊであり、基準信号Ｆｃが図１５に示す出力基準信号Ｆｃｊと同じである場合、図１８に示す装置のタイミングチャートは図１９に示すものとなる。図１９と図１６とを比較すると、４個のＦＤＳＭ（１）〜ＦＤＳＭ（４）を並列化しても、図１６に示す１個のＦＤＳＭ（ｊ）の「３４３３３３３」の繰り返しパターンが「１２１６１２１２１２１２１２」に変わっただけであることが判る。すなわち、周波数デルタシグマ変調信号Ｙの強度は４倍になるが量子化誤差も４倍になるため、「３４３３３３３」と「１２１６１２１２１２１２１２」のＳＮ比（信号雑音比）は同じと言える。つまり、ＦＤＳＭを単純に並列接続しただけでは出現するアイドルトーンの影響は変わらないことを意味している。その理由は図１９から明らかなように、ＦＤＳＭ（１）〜ＦＤＳＭ（４）出力間でアイドルトーンの位相関係が一致しているためである。従って４並列だけでなく５、６、７…ｎ並列としても変わらない。

このようなアイドルトーンの位相はＦＤＳＭに入力される２つの信号の位相関係によって決まることは明らかである。また、ｎ並列ＦＤＳＭ出力間でアイドルトーンの位相関係を分散させるためには、ｎ並列を構成する各シングルＦＤＳＭ出力に現れる繰り返しパターンの相対位置をずらせば良く、そのためには各ＦＤＳＭへ入力する出力クロック信号と出力基準信号との並列入力間での相対位相関係を分散させる必要がある。

＜１−３：位相調整部＞
本実施形態では、位相調整部１０は、出力データＯＵＴ１〜ＯＵＴｎのアイドルトーンの位相が全て異なるように、クロック信号Ｆｘと基準信号Ｆｃとの位相を相対的に調整して、ｎ組の出力クロック信号及び出力基準信号（Ｆｘ１，Ｆｃ１）、（Ｆｘ２，Ｆｃ２）、…（Ｆｘｎ，Ｆｃｎ）を生成する。

ここで、位相調整部１０は、図２０Ａに示すように、クロック信号Ｆｘを遅延回路ＤＬｘ１〜ＤＬｘｎ−１によって順次遅延して出力クロック信号Ｆｘ１〜Ｆｘｎを生成し、基準信号Ｆｃを遅延回路ＤＬｃ１〜ＤＬｃｎ−１によって順次遅延して出力基準信号Ｆｃ１〜Ｆｃｎを生成する。あるいは、図２０Ｂに示すように、位相調整部１０において、クロック信号Ｆｘを遅延回路ＤＬｘ１〜ＤＬｘｎ−１によって順次遅延して出力クロック信号Ｆｘ１〜Ｆｘｎを生成し、基準信号Ｆｃについては遅延せずに出力基準信号Ｆｃ１〜Ｆｃｎとしてもよい。また、図２０Ｃに示すように、位相調整部１０において、クロック信号Ｆｘについては遅延せずに出力クロック信号Ｆｘ１〜Ｆｘｎを生成し、基準信号Ｆｃを遅延回路ＤＬｃ１〜ＤＬｃｎ−１によって順次遅延して出力基準信号Ｆｃ１〜Ｆｃｎを生成してもよい。さらに、図２０Ｄに示すように、位相調整部１０において、クロック信号Ｆｘ及び基準信号Ｆｃにそれぞれに施す遅延量の増加順が異なるよう配線し入力することで最大の位相差を設けるように位相調整部１０を構成してもよい。各遅延回路としては、特に限定されないが、例えば、インバーター等を用いることができる。

＜１−４：遅延量の決定及び信号への遅延の施し方＞
次に、遅延量の決定及び信号への遅延の施し方について説明する。上述したように、出力クロック信号Ｆｘｊと出力基準信号ＦｃｊとをそれぞれＦＤＳＭ（ｊ）に入力した際の出力データＯＵＴｊはクロック信号Ｆｘの周波数ｆｘと基準信号Ｆｃの周波数ｆｃの比により決まる周期的なデータ列となる。クロック信号Ｆｘに遅延を施した出力クロック信号Ｆｘｊと基準信号ＦｃとをＦＤＳＭ（ｊ）に入力すると、クロック信号Ｆｘに遅延を施さずに入力した場合に比べ、データ列の周期とデータ列に現れる繰り返しパターンは変わらないが、繰り返しパターンの開始位置がずれる。遅延を施す前後での出力の繰り返しパターンの開始位置を比べると、クロック信号Ｆｘに施す遅延量が増えるに従って繰り返しパターンの開始位置がステップ状に変化する。また、クロック信号Ｆｘに施す遅延量がクロック信号ＦｘのＫａ周期（Ｋａは自然数）と等しくなるとき、出力クロック信号Ｆｘｊと基準信号Ｆｃとの相対位相関係は遅延を施す前（クロック信号Ｆｘと基準信号Ｆｃとの相対位相関係）と等しくなる（条件Ａ）。

同様に、クロック信号Ｆｘに遅延を施すことなくＦＤＳＭ（ｊ）に入力し、基準信号Ｆｃに遅延を施した出力基準信号ＦｃｊをＦＤＳＭ（ｊ）に入力する場合でも、基準信号Ｆｃに遅延を施さずに入力した場合に比べ、出力データＯＵＴｊの繰り返しパターンとその周期は変わらないが、繰り返しパターンの開始位置がずれる。遅延を施す前後での出力の繰り返しパターンの開始位置を比べると、基準信号Ｆｃに施す遅延量が増えるに従って繰り返しパターンの開始位置がステップ状に変化する。基準信号Ｆｃに施す遅延量が基準信号ＦｃのＫｂ周期（Ｋｂは自然数）と等しくなるとき、クロック信号Ｆｘと出力基準信号Ｆｃｊとの相対位相関係は遅延を施す前（クロック信号Ｆｘと基準信号Ｆｃとの相対位相関係）と等しくなる（条件Ｂ）。

ここで、条件Ａと条件Ｂのいずれかを満たす遅延量のうち、最小の遅延量τは、クロック信号Ｆｘの１周期と基準信号Ｆｃの１周期のうち短い方の周期に等しく、クロック信号Ｆｘ又は基準信号Ｆｃに施す遅延量をτだけ増加させたときの相対位相関係は遅延を施す前の状態と等しくなる。条件Ａと条件Ｂのいずれかを満たす遅延量になると、出力データＯＵＴｊの繰り返しパターンの開始位置が遅延を施さない場合と一致する。アイドルトーンを分散させるためには、繰り返しパターンの開始位置をずらす必要がある。

そこで、クロック信号Ｆｘと基準信号Ｆｃの周波数のうち高い周波数を持つ方の信号に対し、その信号の１周期に等しい遅延量τをｎ分割するように遅延を施して並列化することで、クロック信号Ｆｘと基準信号Ｆｃとの並列間での相対位相関係を分散させることができ、それにより繰り返しパターンの開始位置がずれることで、ｎ並列のＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）の出力データＯＵＴ１〜ＯＵＴｎ間でのアイドルトーンの位相関係は分散する。

次に、クロック信号Ｆｘと基準信号Ｆｃとの相対位相関係と、相対位相関係が等しくなる遅延量をＴとしたとき、Ｔをｎ分割するようにクロック信号Ｆｘに遅延を施し並列化しても、クロック信号Ｆｘには遅延を施さずＴをｎ分割するように基準信号Ｆｃに遅延を施し並列化しても、ｎ並列のＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）の出力データＯＵＴ１〜ＯＵＴｎ間でのアイドルトーンの位相関係を分散させるという効果は同じであることを説明する。

基準信号Ｆｃをδだけ遅延を施した信号をＦＤＳＭ（ｊ）に入力した場合と、基準信号Ｆｃを遅延させずにクロック信号Ｆｘをδだけ先行させた信号をＦＤＳＭ（ｊ）に入力する構成とした場合を比べても、出力クロック信号Ｆｘｊと出力基準信号Ｆｃｊとの相対位相関係は変わらない。このことから、基準信号Ｆｃをδだけ遅延を施した出力基準信号ＦｃｊをＦＤＳＭ（ｊ）に入力する代わりに、基準信号Ｆｃに遅延を施さずにクロック信号Ｆｘをδだけ先行させた出力クロック信号ＦｘｊをＦＤＳＭ（ｊ）に入力すると考えても、出力データＯＵＴｊのデータ列を議論する上では差し支えない。

一方で、出力クロック信号Ｆｘｊと出力基準信号Ｆｃｊとの相対位相関係が等しくなる先行量は遅延量Ｔに等しいので、遅延量もしくは先行量を変数とすると、出力クロック信号Ｆｘｊと出力基準信号Ｆｃｊとの相対位相関係は周期Ｔを持つ、と言える。

ここで、先行量Ｔをｎ分割するように先行させた出力クロック信号Ｆｘ１〜ＦｘｎをＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）に入力して並列化しても、遅延量Ｔをｎ分割するように遅延を施した出力クロック信号Ｆｘ１〜ＦｘｎをＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）に入力して並列化しても、相対位相関係が等しくなる周期Ｔ内で出力クロック信号と出力基準信号の相対位相関係を分散させていることに変わりはない。

このことから、「Ｔをｎ分割するように基準信号Ｆｃに遅延を施す」→「Ｔをｎ分割するようにクロック信号Ｆｘを先行させる」→「Ｔをｎ分割するようにクロック信号Ｆｘに遅延を施す」のどれを考えても相対位相関係を分散させていることに変わりないことが解る。このことはクロック信号Ｆｘと基準信号Ｆｃを置き換えても成立する。

以上より、Ｔをｎ分割するようにクロック信号Ｆｘに遅延を施し並列化しても、クロック信号Ｆｘには遅延を施さずＴをｎ分割するように基準信号Ｆｃに遅延を施し並列化しても、ｎ並列のＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）の出力データＯＵＴ１〜ＯＵＴｎ間でのアイドルトーンの位相関係を分散させるという効果は同じであると言える。

ここで、出力クロック信号Ｆｘｊと出力基準信号Ｆｃｊとの相対位相関係が等しくなる遅延量Ｔとして、クロック信号ＦｘのＫａ周期（Ｋａは自然数）、又は基準信号ＦｃのＫｂ周期（Ｋｂは自然数）のいずれかと等しくなるように選ぶことができるが、大きな遅延量（Ｋａが２以上又はＫｂが２以上）を設定する際はアイドルトーンの位相関係の分散に偏りが生じる場合があるので注意が必要となる。なお、アイドルトーンの位相関係の分散に偏りが生じない一般的な条件については後述する。

Ｔより小さい周期性を考慮しなくともよいよう、出力クロック信号Ｆｘｊと出力基準信号Ｆｃｊとの相対位相関係が等しくなる遅延量のうち最小のものをＴに選べば都合がよい。すなわち、クロック信号Ｆｘの周波数ｆｘと基準信号Ｆｃの周波数ｆｃのうち周波数が高い方の１周期と等しくなるよう遅延量Ｔを決め、これをｎ分割するように遅延を施し並列化すればよい。図２２の例のように周波数ｆｘが周波数ｆｃより高い場合、その遅延量はクロック信号Ｆｘの１周期をｎ分割するように設定し、クロック信号Ｆｘ又は基準信号Ｆｃに遅延を施して並列化することで、出力データＯＵＴ１〜ＯＵＴｎ間でのアイドルトーンの相対位相関係は分散し、出力データＯＵＴ１〜ＯＵＴｎの合算値においては相殺効果を利用することができる。遅延信号同士の位相差は最小の位相差として最大値を確保できる均等遅延が好適であり、このときに最大の分散効果を得る。

＜１−４−１：クロック信号Ｆｘの周波数ｆｘが基準信号Ｆｃの周波数ｆｃより高い場合＞
図１５に示す出力クロック信号Ｆｘｊと出力基準信号Ｆｃｊにおいて、これらの相対位相関係が等しくなる最小の遅延量は「ｆｘ＞ｆｃ」よりクロック信号Ｆｘの１周期に等しい２１μＳである。ｎ＝４とした場合、周波数計測部５は図２１のように構成することができる。ここで、遅延回路ＤＬｘ１〜ＤＬｘ３の遅延量は２１／４μＳとなる。図２１に示す周波数計測部５のタイミングチャートを図２２に示す。同図に示すように出力データＯＵＴ１〜ＯＵＴ４のパターンは分散されるので、周波数デルタシグマ変調信号Ｙは、アイドルトーンが分散されたものとなる。

＜１−４−２：基準信号Ｆｃの周波数ｆｃがクロック信号Ｆｘの周波数ｆｘより高い場合＞
次に、基準信号Ｆｃの周波数ｆｃがクロック信号Ｆｘの周波数ｆｘより高い場合について説明する。ｎ＝４とした場合、周波数計測部５は図２３のように構成することができる。

ＦＤＳＭ（ｊ）（ｊはｎ以下の自然数）の動作は、図１５の例に対して周波数関係を入れ替え、クロック信号Ｆｘとして１周期６６μＳの信号（１５．１５ｋＨｚ）を、基準信号Ｆｃとして１周期２１μＳの信号（４７．６１９０４７ｋＨｚ）を考える。クロック信号Ｆｘと基準信号Ｆｃとの周波数の比［ｆｘ：ｆｃ］は、次式で与えられる。

ｆｘ：ｆｃ＝１／６６ｅ^−６：１／２１ｅ^−６＝７：２２
となることから、クロック信号Ｆｘの７周期と基準信号Ｆｃの２２周期の時間が等しく、６６μＳ×７＝２１μＳ×２２＝４６２μＳごとに同じデータ列が繰り返されることがわかる。ＦＤＳＭ（ｊ）の動作としては、図２４に示すように、出力基準信号Ｆｃｊと出力クロック信号Ｆｘｊの立ち上がりエッジが一致した瞬間を起点とすると、出力基準信号Ｆｃｊが１周期進む間に出力クロック信号Ｆｘｊは７／２２周期だけ進むことになり、カウントデータＤｃは０又は１だけ増加する。

この場合、ＦＤＳＭ（ｊ）の出力データＯＵＴｊには、図２５に示すように、４６２μＳ周期のデータ列「０１００１００１００１００１００１００１００」が出現する。尚、図２５のＦＤＳＭ（ｊ）も動作開始時の第１ラッチ２２及び第２ラッチ２３の出力が不定のため、最初の４６２μＳのデータ列が一巡した次の二巡目のデータ列を示している。

クロック信号Ｆｘより周波数の高い基準信号Ｆｃの１周期は２１μＳであるので、図２３に示す遅延回路ＤＬｃ１〜ＤＬｃ３の遅延量は２１／４μＳとなる。図２３に示す周波数計測部５のタイミングチャートを図２６に示す。同図に示すように出力データＯＵＴ１〜ＯＵＴ４のパターンは分散されるので、周波数デルタシグマ変調信号Ｙは、アイドルトーンが分散されたものとなる。これに対して、図２３に示す周波数計測部５から位相調整部１０を削除した図１８に示す装置のタイミングチャートは図２７に示すものとなる。この場合は、アイドルトーンが分散されずＳＮ比を改善することは困難である。但し、周波数計測部５としてＦＤＳＭを単独で用いた場合に比べれば、アイドルトーンが低減され、ＳＮ比が改善される。

第９実施形態の周波数計測部５は、ＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）は、データストリーム形式の出力データＯＵＴ１〜ＯＵＴｎを生成する。また、上述したように位相調整部１０は、クロック信号Ｆｘの１周期と基準信号Ｆｃの１周期とのうち短い周期をＴｘとすると、クロック信号Ｆｘと基準信号Ｆｃとのうち一方を、Ｔｘ／ｎだけ順次遅延して出力クロック信号Ｆｘ１〜Ｆｘｎと出力基準信号Ｆｃ１〜Ｆｃｎとを生成する。

ここで、アイドルトーンの周期は、クロック信号Ｆｘの１周期と基準信号Ｆｃの１周期とに応じて定まるが、Ｔｘを下回ることはない。一方、出力データＯＵＴ１〜ＯＵＴｎの各々に重畳するアイドルトーンの位相は、ＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）に供給されるｎ組の出力クロック信号及び出力基準信号（Ｆｘ１，Ｆｃ１）、（Ｆｘ２，Ｆｃ２）、…（Ｆｘｎ，Ｆｃｎ）の位相によって定まる。上述したようにクロック信号Ｆｘと基準信号Ｆｃとのうちの一方を、Ｔｘ／ｎだけ順次遅延すれば、出力データＯＵＴ１〜ＯＵＴｎの各々に重畳するアイドルトーンの位相をＴｘ／ｎずつずらすことができ、出力データＯＵＴ１〜ＯＵＴｎの各々に重畳するアイドルトーンの位相を分散させることができる。

また、図２０Ａ〜図２０Ｄを参照して説明したように、遅延の施し方には各種の態様がある。アイドルトーンの位相はＦＤＳＭに供給される出力クロック信号及び出力基準信号の位相によって定まるので、出力データＯＵＴ１〜ＯＵＴｎに重畳するアイドルトーンの位相をＴｘ／ｎずつずらすようにクロック信号Ｆｘと基準信号Ｆｃとの位相を相対的に調整して、ｎ組の出力クロック信号及び出力基準信号（Ｆｘ１，Ｆｃ１）、（Ｆｘ２，Ｆｃ２）、…（Ｆｘｎ，Ｆｃｎ）を生成すればよい。

具体的には、ｉ（ｉはｎ−１以下の任意の自然数）番目のＦＤＳＭ（ｉ）に供給する出力クロック信号Ｆｘｉと出力基準信号Ｆｃｉとの位相差をＰｉとしたとき、位相調整部１０は、Ｔｘ／ｎ＝Ｐｉ＋１−Ｐｉとなるように、クロック信号Ｆｘと基準信号Ｆｃとの位相を相対的に調整して、ｎ組の出力クロック信号及び出力基準信号（Ｆｘ１，Ｆｃ１）、（Ｆｘ２，Ｆｃ２）、…（Ｆｘｎ，Ｆｃｎ）を生成すればよい。

また、第９実施形態の周波数計測部５では、クロック信号Ｆｘと基準信号Ｆｃとを入れ替えても、カウントする信号とカウントされる信号が逆転するだけで、ｎ並列のＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）それぞれに対応するアイドルトーンの位相を分散させるという効果は損なわれないため、構成を変更する必要は無い（例えば、周波数計測装置における通常のカウント構成をレシプロカル構成で使うとき等）。

次に、周波数シンセサイザー１の動作について説明する。
図１３に示すように、周波数シンセサイザー１の周波数計測部５には、基準信号と、デジタル制御発振器１７から出力されたクロック信号とが入力され、周波数計測部５では前述した所定の処理が行われる。

周波数計測部５から出力された周波数を示す信号は、周波数比較器１３に入力される。周波数比較器１３には、周波数の目標値を示す信号が入力されており、周波数比較器１３では、前記目標値と、前記周波数計測部５から出力された信号が示す周波数とを比較する。

周波数比較器１３の比較結果である目標値と周波数計測部５から出力された信号が示す周波数との差（周波数の偏差）を示す周波数差信号（周波数比較器１３の出力信号）は、制御量計算部６に入力される。

制御量計算部６では、周波数差信号に基づいて、デジタル制御発振器１７の制御量を求める。

制御量計算部６から出力された前記制御量を示す信号は、ループフィルター１２で所定の処理が行われ、デジタル制御発振器１７のデジタル制御信号として、デジタル制御発振器１７に入力される。例えば、ループフィルター１２として、ローパスフィルターを用いた場合は、ループフィルター１２で、所定の遮断周波数以上の周波数成分が遮断または低減される。

以上のような第９実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

また、この周波数シンセサイザー１では、アイドルトーンをさらに低減させることができる。

すなわち、クロック信号と基準信号とのいずれの位相もずらさない場合でも、信号のゆらぎ等の影響で、例えば、アイドルトーンを１／ｎ^１／２程度に低減することが可能である。

また、クロック信号と基準信号との少なくとも一方の位相をずらす場合は、例えば、アイドルトーンを１／ｎ程度に低減することが可能である。

また、ループフィルター１２が制御量計算部６の後に配置されているので、周波数比較器１３で生じる量子化ノイズ成分等のデジタル制御発振器１７の位相雑音を増加させる周波数成分を効果的に減衰させることができる。
また、ループフィルター１２で処理が行われるまでは量子化誤差の大きい状態で演算が行われるが、演算時の表現ビット数を抑えることができるので、制御量計算部６の後にループフィルター１２を配置することにより、制御量計算部６までの演算回路の規模を小さくすることができる。
なお、ループフィルター１２の位置は、前記の位置に限らず、他の位置、例えば、周波数比較器１３の前、周波数比較器１３と制御量計算部６との間等であってもよい。

また、ループフィルター１２の他に、さらに、別のループフィルターを他の位置、例えば、周波数比較器１３の前、周波数比較器１３と制御量計算部６との間等に設けてもよい。

また、周波数計測部５の各ＦＤＳＭ１１として、ビットストリーム構成のＦＤＳＭを用いてもよい。

＜第１０実施形態＞
図２８は、本発明の周波数シンセサイザーの第１０実施形態を示すブロック図である。図２９は、図２８に示す周波数シンセサイザーの周波数計測部を示すブロック図である。

以下、第１０実施形態について、前述した第９実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図２９に示すように、第２実施形態の周波数シンセサイザー１では、周波数計測部５の各ＦＤＳＭ１１は、ビットストリーム構成のＦＤＳＭであり、そのＦＤＳＭ１１としては、第１実施形態で述べたものと同様のものを用いることができる。

また、ループフィルター１２は、周波数比較器１３の前、すなわち、周波数計測部５と周波数比較器１３との間に配置さている。これにより、調整分解能を高めることができる。

以下、周波数計測部５について詳細に説明する。
＜２−１：全体構成＞
図２９に第１０実施形態における周波数計測部５のブロック図を示す。周波数計測部５は、ＦＤＳＭ（１）〜ＦＤＳＭ（ｊ）の詳細な構成を除いて、図１４に示す第９実施形態における周波数計測部５と同様に構成されている。

ＦＤＳＭ（ｊ）は、出力基準信号Ｆｃｊの立ち上がりエッジに同期して出力クロック信号Ｆｘｊをラッチして第１データｄ１を出力する第１ラッチ２２と、出力基準信号Ｆｃｊの立ち上がりエッジに同期して第１データｄ１をラッチして第２データｄ２を出力する第２ラッチ２３と、第１データｄ１と第２データｄ２の排他的論理和を演算して出力データＯＵＴｊを生成する排他的論理和回路２５とを備える。第１ラッチ２２および第２ラッチ２３は、例えばＤフリップフロップ回路で構成される。なお、ＦＤＳＭ（１）〜ＦＤＳＭ（ｊ−１）とＦＤＳＭ（ｊ＋１）〜ＦＤＳＭ（ｎ）とは、ＦＤＳＭ（ｊ）と同様に構成されている。

第１０実施形態のＦＤＳＭ（ｊ）が図１４に示す第９実施形態のＦＤＳＭ（ｊ）と相違するのは、第９実施形態では、第１ラッチ２２によってカウントデータＤｃを保持し、出力基準信号Ｆｃｊが１周期推移する間に観測される出力クロック信号Ｆｘｊの立ち上がりエッジをカウントして得たカウントデータＤｃの増分を出力データＯＵＴｊとして出力するのに対し、第１０実施形態では、第１ラッチ２２によって出力クロック信号ＦｘｊのＨｉｇｈもしくはＬｏｗの状態を保持し、出力基準信号Ｆｃｊが１周期推移する間の反転回数の偶奇を出力データＯＵＴｊとして出力する点である（反転回数が偶数であれば０、奇数であれば１を出力する）。

ところで、出力クロック信号Ｆｘｊの１周期はＨｉｇｈとＬｏｗの反転遷移２回で構成されることから、出力基準信号Ｆｃｊに対する出力クロック信号Ｆｘｊの変動が、出力データＯＵＴｊに及ぼす変化の度合いは、図１４のカウント値を保持する場合に比べ２倍となる。従って、ビットストリーム構成のＦＤＳＭ（ｊ）におけるアイドルトーンの振る舞いは、図１４のＦＤＳＭ（ｊ）において、２倍の周波数の出力クロック信号ＦｘｊがＦＤＳＭ（ｊ）に入力された場合の振る舞いと一致する。第１０実施形態におけるＦＤＳＭ（ｊ）の動作については、上記の性質を考慮し、必要に応じてクロック信号Ｆｘの周波数ｆｘを周波数２ｆｘに置き換えて考えればよい。

＜２−２：周波数２ｆｘが周波数ｆｃより高い場合＞
次に、周波数２ｆｘ（クロック信号Ｆｘに対応）が基準信号Ｆｃの周波数ｆｃより高い場合を説明する。クロック信号Ｆｘとして１周期２１μＳの信号（４７．６１９０４７ｋＨｚ）を考える。また基準信号Ｆｃとして１周期６６μＳの信号（１５．１５ｋＨｚ）を考える。クロック信号Ｆｘの１周期はＨｉｇｈとＬｏｗの反転遷移２回で構成されるので、以下では周波数ｆｘの２倍の値を扱う。これは、クロック信号Ｆｘの２倍の周波数２ｆｘが基準信号Ｆｃの周波数ｆｃより高い場合に該当し、周波数の比２ｆｘ：ｆｃは、次式で与えられる。

２ｆｘ：ｆｃ＝２／２１ｅ^−６：１／６６ｅ^−６＝４４：７
この場合、クロック信号Ｆｘが４４回反転遷移する時間と基準信号Ｆｃの７周期の時間が等しい。つまり、２１／２μＳ×４４＝６６μＳ×７＝４６２μＳごとに同じデータ列が繰り返される。

このときのＦＤＳＭ（ｊ）の動作について考えてみると出力基準信号Ｆｃｊが１周期進む間に出力クロック信号Ｆｘｊは４４／７＝６＋２／７回だけ反転遷移することになる。これらの関係を出力基準信号Ｆｃｊと出力クロック信号Ｆｘｊの立ち上がりエッジが一致する場合を起点として表すと図３０になる。

実際のＦＤＳＭ（ｊ）の出力データＯＵＴｊのデータ列には図３１に示すように「０１００１００」のビット列が４６２μＳ周期で出現することになる。尚、図２９のＦＤＳＭ（ｊ）は動作開始時の第１ラッチ２２及び第２ラッチ２３の出力が不定のため、図３１は最初の４６２μＳの周期が一巡した次の二巡目の繰り返しパターンを示している。

「２ｆｘ＞ｆｃ」であり、ビットストリーム対応のＦＤＳＭ（ｊ）の振る舞いは、図１４に示すデータストリーム対応のＦＤＳＭ（ｊ）においてクロック信号Ｆｘの２倍の周波数の信号がＦＤＳＭ（ｊ）に入力された場合の振る舞いと一致することから、クロック信号Ｆｘの半周期を基準としてこれを分割するように遅延を施せばよい。

ｎ＝４とした場合、図２１に示す構成を適用すればよい。ここで、遅延回路ＤＬｘ１〜ＤＬｘ３の遅延時間は、クロック信号Ｆｘの半周期を４等分した時間（２１／８μＳ）とすればよい。この場合、タイミングチャートは図３２に示すものとなり、出力データＯＵＴ１〜ＯＵＴ４の繰り返しパターンの開始位置がずれるため、アイドルトーンが分散される。

仮に、クロック信号Ｆｘに遅延を施さず、図１８に示すように、単に４個のＦＤＳＭ（１）〜ＦＤＳＭ（４）を並列化したとすると、そのタイミングチャートは図３３に示すものとなる。この場合は、出力データＯＵＴ１〜ＯＵＴ４の繰り返しパターンの開始位置が一致するため、周波数デルタシグマ変調信号ＹのＳＮ比を改善することは困難である。但し、周波数計測部５としてＦＤＳＭを単独で用いた場合に比べれば、アイドルトーンが低減され、ＳＮ比が改善される。

＜２−３：周波数ｆｃが周波数２ｆｘより高い場合＞
次に、基準信号Ｆｃの周波数ｆｃがクロック信号Ｆｘの２倍の周波数２ｆｘより高い場合について説明する。

ＦＤＳＭ（ｊ）（ｊはｎ以下の自然数）の動作は、図３０の例に対して周波数関係を入れ替え、クロック信号Ｆｘとして１周期６６μＳの信号（１５．１５ｋＨｚ）を、基準信号Ｆｃとして１周期２１μＳの信号（４７．６１９０４７ｋＨｚ）を考える。クロック信号Ｆｘの１周期はＨｉｇｈとＬｏｗの反転遷移２回で構成されるので、以下では周波数ｆｘの２倍の値を扱う。これは、基準信号Ｆｃの周波数ｆｃがクロック信号Ｆｘの２倍の周波数２ｆｘより高い場合に該当し、周波数の比２ｆｘ：ｆｃは、次式で与えられる。

２ｆｘ：ｆｃ＝２／６６ｅ^−６：１／２１ｅ^−６＝７：１１
このことから、クロック信号Ｆｘの７周期と基準信号Ｆｃの１１周期の時間が等しく、６６／２μＳ×７＝２１μＳ×１１＝２３１μＳごとに同じデータ列が繰り返されることになる。ＦＤＳＭ（ｊ）の動作としては、図３４に示すように、出力基準信号Ｆｃｊと出力クロック信号Ｆｘｊの立ち上がりエッジが一致した瞬間を起点とすると、出力基準信号Ｆｃｊが１周期進む間に出力クロック信号Ｆｘｊは７／２２周期だけ進むことになり、７／２２×２＝７／１１回だけ反転遷移することになる。

この場合、ＦＤＳＭ（ｊ）の出力データＯＵＴｊには、図３５に示すように、２３１μＳ周期のビット列「０１１０１１０１１０１」が出現する。尚、図２９のＦＤＳＭ（ｊ）は動作開始時の第１ラッチ２２及び第２ラッチ２３の出力が不定のため、図３５は、最初のビット列が一巡した次の二巡目のビット列を示している。

ｎ＝４とした場合、図２３に示す構成を適用すればよい。ここで、遅延回路ＤＬｃ１〜ＤＬｃ３の遅延時間は、基準信号Ｆｃの１周期を４等分した時間（２１／４μＳ）とすればよい。この場合、タイミングチャートは図３６に示すものとなり、出力データＯＵＴ１〜ＯＵＴ４の繰り返しパターンの開始位置がずれるため、アイドルトーンが分散される。

仮に、クロック信号Ｆｘに遅延を施さず、図１８に示すように、単に４個のＦＤＳＭ（１）〜ＦＤＳＭ（４）を並列化したとすると、そのタイミングチャートは図３７に示すものとなる。この場合は、出力データＯＵＴ１〜ＯＵＴ４の繰り返しパターンの開始位置が一致するため、周波数デルタシグマ変調信号ＹのＳＮ比を改善することは困難である。但し、周波数計測部５としてＦＤＳＭを単独で用いた場合に比べれば、アイドルトーンが低減され、ＳＮ比が改善される。

第１０実施形態の周波数計測部５において、ＦＤＳＭ（１）〜ＦＤＳＭ（ｎ）は、ビットストリーム形式の出力データＯＵＴ１〜ＯＵＴｎを生成する。また、上述したように位相調整部１０は、クロック信号Ｆｘの半周期と基準信号Ｆｃの１周期とのうち短い周期をＴｘとすると、クロック信号Ｆｘと基準信号Ｆｃとのうち一方を、Ｔｘ／ｎだけ順次遅延して出力クロック信号Ｆｘ１〜Ｆｘｎと出力基準信号Ｆｃ１〜Ｆｃｎを生成する。

第１０実施形態の周波数計測部５も、第９実施形態の周波数計測部５と同様に、位相調整部１０は、出力データＯＵＴ１〜ＯＵＴｎに重畳するアイドルトーンの位相をＴｘ／ｎずつずらすようにクロック信号Ｆｘと基準信号Ｆｃとの位相を相対的に調整して、ｎ組の出力クロック信号及び出力基準信号（Ｆｘ１，Ｆｃ１）、（Ｆｘ２，Ｆｃ２）、…（Ｆｘｎ，Ｆｃｎ）を生成すればよい。

以上のような第１０実施形態によっても、前述した第９実施形態と同様の効果を発揮することができる。

なお、周波数計測部５の各ＦＤＳＭ１１として、データストリーム構成のＦＤＳＭを用いてもよい。

＜第１１実施形態＞
図３８は、本発明の周波数シンセサイザーの第１１実施形態を示すブロック図である。

以下、第１１実施形態について、前述した第１０実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図３８に示すように、第１１実施形態の周波数シンセサイザー１は、ループフィルター１２は、周波数比較器１３の後、すなわち、周波数比較器１３とデジタル制御発振器１７との間、より詳細には、周波数比較器１３と制御量計算部６との間に配置さている。

これにより、周波数比較器１３で生じる量子化ノイズ成分等のデジタル制御発振器１７の位相雑音を増加させる周波数成分を効果的に減衰させることができる。

以上のような第１１実施形態によっても、前述した第１０実施形態と同様の効果を発揮することができる。

以上、本発明の周波数シンセサイザーを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物が付加されていてもよい。

また、本発明は、前記各実施形態および各変形例のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。

また、前記実施形態では、周波数デルタシグマ変調部の構成例を２つ挙げたが、本発明では、周波数デルタシグマ変調部の構成は、これに限定されず、他の構成であってもよい。

また、前記実施形態では、周波数デルタシグマ変調部を用いて周波数計測部を構成しているが、本発明では、これに限定されず、例えば、他の構成の周波数変調部を用いて周波数計測部を構成してもよい。

また、前記実施形態では、分周器が設けられていないが、本発明では、これに限定されず、１つまたは複数の分周器が設けられていてもよい。

１…周波数シンセサイザー、５…周波数計測部、６…制御量計算部、６０…第１回路部、６１…積分部、６２…加算器、６３…ラッチ、６４…微分部、６５…減算器、６６…ラッチ、６７…加算器、６８、６８１、６８２…第２回路部、６９、６９１…第３回路部、７１…積分部、７２…加算器、７３…ラッチ、１１…ＦＤＳＭ、１２…ループフィルター、１３…周波数比較器、１３１…減算部、１３２…ゲイン部、１４…ＤＡ変換器、１５…電圧制御発振器、１６、１６１〜１６４…ゲイン部、１７…デジタル制御発振器、２１…アップカウンター、２２…第１ラッチ、２３…第２ラッチ、２４…減算器、２５…排他的論理和回路、１０…位相調整部、３０…加算器、ｄ１、Ｄ１…第１データ、ｄ２、Ｄ２…第２データ、ＤＬｃ１〜ＤＬｃｎ−１…遅延回路、ＤＬｘ１〜ＤＬｘｎ−１…遅延回路、Ｆｘ…クロック信号、Ｆｘ１〜Ｆｘｎ…出力クロック信号、Ｆｃ…基準信号、Ｆｃ１〜Ｆｃｎ…出力基準信号、ＯＵＴ１〜ＯＵＴｎ…出力データ、Ｙ…周波数デルタシグマ変調信号

Claims

第１の信号を生成する発振部と、
前記第１の信号及び前記第１の信号とは異なる第２の信号を用いて、前記第１の信号及び前記第２の信号のいずれか一方の信号に基づいて、他方の信号を周波数デルタシグマ変調することにより周波数を計測する周波数デルタシグマ変調部を含む周波数計測部と、
前記周波数計測部により計測された周波数と周波数の目標値とを比較する比較部と、
前記比較部の比較結果に基づいて、前記発振部の制御量を求める制御量計算部と、
を含み、
前記制御量計算部は、
前記比較部の比較結果を所定倍して出力する第１回路部、
前記比較部の比較結果に対し、それぞれ異なる所定の回数積分を行う複数の第２回路部から構成される第２回路部群、
及び前記比較部の比較結果に対し、それぞれ異なる所定の回数微分を行う複数の第３回路部から構成される第３回路部群、
のうちから選択される少なくとも２つの異なる回路部を含み、
前記制御量計算部が求めた前記制御量に基づいて、前記発振部の前記第１の信号の周波数及び位相のうち少なくともいずれか一方を調整することを特徴とする周波数シンセサイザー。
請求項１において、
前記周波数計測部は、
並列に接続されているｎ（ｎは２以上の任意の自然数）個の前記周波数デルタシグマ変調部と、
前記ｎ個の周波数デルタシグマ変調部に入力される前記第１の信号および前記第２の信号との位相を相対的に調整することにより、ｎ組の第１の信号および第２の信号を生成し、各組の第１の信号および第２の信号を前記ｎ個の周波数デルタシグマ変調部の各々に供給する位相調整部と、
を含み、
前記位相調整部は、前記ｎ個の周波数デルタシグマ変調部の出力信号について、アイドルトーンの位相が異なるように、前記第１の信号および前記第２の信号との位相を相対的に調整して、前記ｎ組の第１の信号および第２の信号を生成する、
ことを特徴とする周波数シンセサイザー。
請求項１又は２において、
前記周波数デルタシグマ変調部は、出力信号をビットストリーム形式で出力する周波数シンセサイザー。
請求項１又は２において、
前記周波数デルタシグマ変調部は、出力信号をデータストリーム形式で出力する周波数シンセサイザー。
請求項１乃至４のいずれか一項において、
前記周波数計測部と前記比較部との間、または前記比較部と前記発振部との間に配置されているフィルターを含む周波数シンセサイザー。
請求項１乃至５のいずれか一項において、
周波数に対するＰＤ制御を行って前記調整を行う周波数シンセサイザー。
請求項１乃至５のいずれか一項において、
周波数に対するＰＩＤ制御を行って前記調整を行う周波数シンセサイザー。
請求項１乃至５のいずれか一項において、
位相に対するＰＤ制御を行って前記調整を行う周波数シンセサイザー。
請求項１乃至５のいずれか一項において、
位相に対するＰＩ制御を行って前記調整を行う周波数シンセサイザー。
請求項１乃至５のいずれか一項において、
位相に対するＰＩＤ制御を行って前記調整を行う周波数シンセサイザー。
請求項１乃至１０のいずれか一項において、
前記発振部は、
デジタル信号をアナログ信号に変換するデジタルアナログ変換器と、
電圧制御発振器と、
を含む周波数シンセサイザー。
請求項１乃至１０のいずれか一項において、
前記発振部は、デジタル制御発振器を含む周波数シンセサイザー。