JP2013085143A - 半導体集積回路 - Google Patents

Abstract

【課題】半導体集積回路に搭載されたデジタル制御発振装置が生成するクロック信号の品質を向上させる。
【解決手段】ＩＣチップは周辺部を除く部位に位置する回路形成部位が、パルス遅延回路１０からなる第１回路ブロック３と、時間／数値変換回路２０及びデータ処理部３０，デジタル制御発振回路４０からなる第２回路ブロック５と、第１回路ブロック３及び第２回路ブロック５により形成されるデジタル制御発振装置１にて生成されたクロック信号ＣＫＯを利用した各種処理を実行するための周辺回路等からなる第３回路ブロック７とからなる。また、第１回路ブロック３は、電源パッドＰ１及び電源ラインＬ１を介して供給される第１の電源ＶＤＤ１により駆動され、第２回路ブロック５及び第３回路ブロック７は、電源パッドＰ２及び電源ラインＬ２を介して供給される第２の電源ＶＤＤ２により駆動されるように、レイアウトされている。
【選択図】図２

Description

本発明は、基準信号の周波数を逓倍又は分周したクロック信号を発生させる回路を実現する半導体集積回路に関する。

従来、水晶発振子などを用いて生成された周波数の安定した基準信号に基づき、その基準信号の周期を、基準信号より十分に高い周波数を有する高速クロック信号でカウントし、そのカウント値に基づいて、基準信号の周期を逓倍又は分周したクロック信号を得るデジタル制御発振装置が知られている（例えば、特許文献１参照）。

このデジタル制御発振装置１０１は、図４に示すように、リング状に連結したｍ個の遅延ユニットＤＵからなり、パルス信号を順次遅延して周回させるパルス遅延回路１０と、このパルス遅延回路１０を構成する各遅延ユニットＤＵから順次出力される通過信号Ｐ１〜Ｐｍに基づき、基準信号ＣＫＩの立ち上がりから次の立ち上がりまでの位相差を２進デジタル値に変換してなる周期データＤＰを生成する時間／数値変換回路（ＴＤＣ）２０と、ＴＤＣ２０にて得られた周期データＤＰを被除数又は被乗数とし、外部より入力され逓倍数又は分周数を表す設定値Ｎを除数又は乗数とした演算を行うことで、クロック信号の出力周期を表す制御データＤＣを生成するデータ処理部３０と、データ処理部３０から出力される制御データＤＣと、パルス遅延回路１０から順次出力される通過信号Ｐ１〜Ｐｍとに基づき、基準信号ＣＫＩを逓倍又は分周したクロック信号ＣＫＯを出力するデジタル制御発振回路（ＤＣＯ）４０とを備えている。

つまり、ＴＤＣ２０は、遅延ユニットＤＵの遅延時間を単位時間として、基準信号ＣＫＩの周期を周期データＤＰに変換（数値化）し、また、ＤＣＯ４０は、遅延ユニットＤＵの遅延時間を単位時間として、制御データＤＣに応じた周期を有するクロック信号ＣＫＯを発生させるように構成されている（例えば、特許文献１参照。）。

なお、このようなデジタル制御発振装置１０１は、デジタル回路だけで構成されているため、半導体集積回路によって実現するのに好適である。

特開平７−１８３８００号公報

ところで、ＴＤＣ２０では、基準クロックＣＫＩの立ち上がりエッジ又は立ち下がりエッジのいずれか一方を測定タイミングとして、測定タイミング毎にパルス遅延回路１０の出力をラッチすることで、最初の測定タイミングから今回の測定タイミングまでにパルスが通過した遅延ユニットＤＵの段数を求め、更に、前回の測定タイミングで得られた段数との差分を求めることで、周期データＤＰを算出しているため、測定タイミングから周期データＤＰが出力されるまでに基準クロックＣＫＩで少なくとも１クロック分の遅延が生じる。また、データ処理部３０でも除算又は乗算のための演算時間が必要であり少なくとも１クロック分の遅延が生じる。

つまり、ＴＤＣ２０が周期データＤＰを生成するタイミングと、その周期データＤＰから算出される制御データＤＣに基づいて、ＤＣＯ４０がクロック信号ＣＫＯを発生させるタイミングとでは、基準クロックＣＫＩで少なくとも２〜３クロック分の時間差（ずれ）が生じることになる。従って、その時間差の間に電源電圧が変動して、遅延ユニットＤＵの遅延時間が変化すると、ＴＤＣ２０が制御データＤＣを生成する際に用いた単位時間と、ＤＣＯ４０がクロック信号ＣＫＯを発生させる際に用いる単位時間とが異なったものとなる。その結果、クロック信号ＣＫＯの周波数変動（ゆらぎ）やジッタが増大して、クロック信号ＣＫＯの品質を低下させてしまうため、クロック信号ＣＫＯの品質を保持するには、大きな電流が流れても安定した電源電圧を維持することができる高価な電源回路を用いる必要があった。

また、半導体集積回路の回路製造プロセスの高度化（微細化プロセスの採用）に伴い、回路ブロックのレイアウトの自由度が向上する一方で、電源パターン幅の微細化による配線抵抗が増大する傾向にあるだけでなく、デジタル制御発振装置と共に同一ＩＣ（半導体集積回路）チップに搭載される周辺回路の規模の増大により電源パターンを流れる電流も増大する傾向にある。

このため、ＩＣチップ内の配線パターンで生じる電圧降下の影響が大きくなり、上述のような高価な電源回路を用いたとしても、パルス遅延回路１０を駆動する電源電圧を一定に保持することが困難な状況になりつつあるという問題があった。

ここで、ＩＣチップに搭載されたデジタル制御発振装置について考える。但し、遅延ユニットは、図５に示すような、電源電圧対遅延時間特性を有するものとする。
また、ＩＣチップでのアルミ配線のシート抵抗値５０ｍΩ、アルミ配線幅１００μｍであり、電源パッドからパルス遅延回路までの電源パターンの配線長を１ｍｍと想定する。

この場合、電源パターンの配線抵抗は０．５Ωとなり、電源電流が１００ｍＡ流れると、電源電圧は０．０５Ｖ降下する。
つまり、ＩＣチップの電源パッドに印加される電源電圧を１．５Ｖとすると、電源パターンに１００ｍＡの電流が流れたとすると、パルス遅延回路に印加される電源電圧は、１．４５Ｖに低下する。すると、図５からわかるように、遅延ユニットの遅延時間は４．５％程度変化し、これに伴って、デジタル制御発振装置が出力するクロック信号の周波数も同程度揺らぐことになる。

仮に、ＩＣチップ内において、デジタル制御発振装置を電源パッドの直近に配置できたとしても、配線長を０．３ｍｍ以下にすることは困難であり、この場合でも、電源電流が１００ｍＡ流れると１５ｍＶの電圧降下が生じ、遅延ユニットの遅延時間、ひいてはクロック信号の周波数が１．３％程度揺らぐことになる。

なお、このような問題は、回路製造プロセスの微細化が進むに従って、より顕著なものとなる。
本発明は、上記問題点を解決するために、半導体集積回路に搭載されたデジタル制御発振装置が生成するクロック信号の品質を向上させることを目的とする。

上記目的を達成するためになされた発明である請求項１に記載の半導体集積回路は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続してなるパルス遅延回路と、予め設定された基準信号を入力し、該基準信号の１周期の間に、前記パルス遅延回路にて前記パルス信号が通過した前記遅延ユニットの段数を検出して符号化することにより、前記遅延ユニットの平均遅延時間を単位として、前記基準信号の周期を表した周期データを生成する周期測定部と、逓倍数又は分周数を表す設定値を除数又は乗数とし、前記周期データを被除数又は被定数とした演算を実行することにより、前記基準信号の周波数を逓倍又は分周することで得られる信号の周期を表した制御データを生成するデータ処理部と、前記パルス遅延回路を構成する各遅延ユニットからの出力である通過信号に基づいて、前記制御データに示された周期を有するクロック信号を生成する出力部とを備えている。なお、パルス遅延回路、周期測定部、データ処理部、出力部は、設定値によって設定される任意の周期を有したクロック信号を発生させる、いわゆるデジタル制御発振装置を構成している。

そして、少なくともパルス遅延回路を含む第１回路ブロックを第１の電源で駆動し、少なくともデータ処理部を含む第２回路ブロックを第１の電源とは異なる第２の電源で駆動するように電源パターンが配線されている。

このように構成された本発明の半導体集積回路によれば、第１回路ブロックの電源電圧が、第２ブロックで消費される動作電流の影響を受けることがないため、第１の電源の電圧変動を抑制すること、ひいてはパルス遅延回路を構成する遅延ユニットの遅延時間の変動を抑制することができる。

その結果、基準信号の周期を周期データに変換する際の単位時間と、制御データからクロック信号を生成する際の単位時間とが異なることによって生じるクロック信号の周波数のゆらぎやジッタを抑制することができ、出力部から出力されるクロック信号の品質を向上させることができる。

また、第１の電源は、第１回路ブロックを駆動できるだけの駆動能力があればよいため、大きな電流が流れても安定した電源電圧を維持するために必要であった構成を省略することができ、装置を簡略化することができる。

なお、周期測定部及び出力部については、請求項２に記載のように、これらのうち少なくとも一方が第２回路ブロックに含まれ、残りが第１回路ブロックに含まれていてもよい。

つまり、パルス遅延回路だけで構成されていることが望ましいが、第１回路ブロックに流れる電流の変動に基づく遅延ユニットの遅延時間の変動が許容範囲内に納まっていればよいため、その条件を満たすのであれば、第１回路ブロックに、周期測定部又は出力部のいずれか一方が含まれていてもよい。

ところで、本発明の半導体集積回路が、出力部が生成するクロック信号を利用して動作する後段処理部を備えている場合、請求項３に記載のように、第２の電源で後段処理部を駆動するように電源パターンが配線されていてもよいし、請求項４に記載のように、第１の電源及び第２の電源とは異なる第３の電源で後段処理部を駆動するように電源パターンが配線されていてもよい。

いずれにしてもパルス遅延回路を、後段処理部に流れる電流の影響を受けることなく動作させることができる。

実施形態におけるデジタル制御発振装置の全体構成及び電源系統を示すブロック図である。 デジタル制御発振装置を搭載したＩＣチップのレイアウト及び電源パターンを模式的に示した説明図である。 変形例におけるレイアウト及び電源パターンを模式的に示した説明図である。 従来装置におけるデジタル制御発振装置の構成を示すブロック図である。 遅延ユニットの電源電圧対遅延時間の特性を示すグラフである。

以下に本発明の実施形態を図面と共に説明する。
＜全体構成＞
図１は、デジタル制御発振装置１の全体構成及び電源系統を示すブロック図である。

デジタル制御発振装置１は、従来装置で説明いたデジタル制御発振装置１０１と同様に、パルス遅延回路１０、時間／数値変換回路（ＴＤＣ）２０、データ処理部３０、デジタル制御発振回路（ＤＣＯ）４０により構成されている。

但し、デジタル制御発振装置１では、パルス遅延回路１０を第１回路ブロック３、ＴＤＣ２０及びデータ処理部３０，ＤＣＯ４０を第２回路ブロック５として、第１回路ブロック３は、第１の電源ＶＤＤ１により駆動され、第２回路ブロック５は、第１の電源ＣＤＤ１とは異なる第２の電源ＶＤＤ２により駆動されるように構成されている。

なお、デジタル制御発振装置１各部の具体的な構成は、例えば、特開平７−１８３８００号公報や特開２０００−１５２８８６号公報等に詳述された周知のものであるため、ここでは説明を省略する。

＜レイアウト＞
図２は、デジタル制御発振装置１を搭載したＩＣ（半導体集積回路）チップのレイアウト及び電源パターンを模式的に示した説明図である。

図２に示すように、ＩＣチップは周辺部を除く部位に位置する回路形成部位が、第１回路ブロック３と、第２回路ブロック５と、第１回路ブロック３及び第２回路ブロック５により形成されるデジタル制御発振装置１にて生成されたクロック信号ＣＫＯを利用した各種処理を実行するための周辺回路等からなる第３回路ブロック７とからなる。

但し、第１回路ブロック３は回路形成部位の角部四隅のうち一隅（図では左上隅）を占めるように形成され、第２回路ブロック５は、第１回路ブロック３に隣接して（図では下側に）設けられている。

また、ＩＣチップの周辺部には、第１の電源ＶＤＤ１に接続される電源パッドＰ１，第２の電源ＶＤＤ２に接続される電源パッドＰ２が設けられていると共に、電源パッドＰ１から第１回路ブロック３に至る電源パターンＬ１，電源パッドＰ２から第２回路ブロック５及び第３回路ブロック７に至る電源パターンＬ２が配線されている。

但し、電源パッドＰ１は、第１回路ブロック３との間を接続する電源パターンＬ１が最短となる位置に設けられ、電源パッドＰ２は、電源パッドＰ１が設けられた隅とは対角に位置する隅に設けられている。

＜効果＞
上述のようにＩＣチップ上でレイアウトされたデジタル制御発振装置１によれば、第１回路ブロック３を駆動する第１の電源ＶＤＤ１の電圧が、第２回路ブロック５や第３回路ブロック７に流れる動作電流の影響を受けることがないだけでなく、電源パターンＬ１による電圧降下が必要最小限に抑えられるため、第１の電源ＶＤＤ１の電圧変動を抑制することができ、ひいてはパルス遅延回路１０を構成する遅延ユニットＤＵの遅延時間の変動を抑制することができる。

その結果、基準信号ＣＫＩの周期を周期データＤＰに変換する際の単位時間と、制御データＤＣからクロック信号ＣＫＯを生成する際の単位時間とが異なることによって生じるクロック信号ＣＫＯの周波数のゆらぎやジッタを抑制することができ、ＤＣＯ４０から出力されるクロック信号ＣＫＯの品質を向上させることができる。

また、第１の電源ＶＤＤ１は、第１回路ブロック３を駆動できるだけの駆動能力があればよく、電源電圧を安定化させるために高性能な電源回路を用いる必要がないため、装置を簡略化することができる。

なお、本実施形態において、時間／数値変換回路（ＴＤＣ）２０が周期測定部、デジタル制御発振回路（ＤＣＯ）４０が出力部、第３回路ブロック３を構成する周辺回路が後段処理部に相当する。

＜他の実施形態＞
以上本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することができる。

例えば、上記実施形態では、第２回路ブロック５及び第３回路ブロック７を、電源パッドＰ２，電源パターンＬ２を介して第２の電源ＶＤＤ２によって駆動するように構成されているが、図３に示すように、第２回路ブロック５を電源パッドＰ２，電源パターンＬ２を介して第２の電源ＶＤＤ２によって駆動し、第３回路ブロック７を電源パッドＰ３及び電源ラインＬ３を介して第３の電源ＶＤＤ３によって駆動するように構成されていてもよい。

また、上記実施形態では、パルス遅延回路１０だけで第１回路ブロック３が構成されているがこれに限るものではなく、第１回路ブロック３を、パルス遅延回路１０とＴＤＣ２０とで構成したり、パルス遅延回路１０とＤＣＯ４０とで構成したりしてもよい。この場合、デジタル制御発振装置１のうち第１回路ブロック３に含まれる構成以外を第２回路ブロック５として構成すればよい。

更に上記実施形態では、ＤＣＯ４０を、基準信号ＣＫＩの周期と設定値Ｎとで決まる周期を有したクロック信号ＣＫＯを生成するように構成されているが、例えば、予め設定されたタイミングから基準信号ＣＫＩの周期と設定値Ｎとで決まる時間だけ経過した時点でパルス信号を１回だけ発生させるように構成されていてもよい。

１…デジタル制御発振装置 ３…第１回路ブロック ５…第２回路ブロック ７…第３回路ブロック １０…パルス遅延回路 ２０…時間／数値変換回路（ＴＤＣ） ３０…データ処理部 ４０…デジタル制御発振回路（ＤＣＯ） Ｌ１〜Ｌ３…電源パターン Ｐ１〜Ｐ３…電源パッド

Claims (4)

1. 入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段接続してなるパルス遅延回路と、
   予め設定された基準信号を入力し、該基準信号の１周期の間に、前記パルス遅延回路にて前記パルス信号が通過した前記遅延ユニットの段数を検出して符号化することにより、前記遅延ユニットの平均遅延時間を単位として、前記基準信号の周期を表した周期データを生成する周期測定部と、
   逓倍数又は分周数を表す設定値を除数又は乗数とし、前記周期データを被除数又は被定数とした演算を実行することにより、前記基準信号の周波数を逓倍又は分周することで得られる信号の周期を表した制御データを生成するデータ処理部と、
   前記パルス遅延回路を構成する各遅延ユニットからの出力である通過信号に基づいて、前記制御データに示された周期を有するクロック信号を生成する出力部と、
   を備え、
   少なくとも前記パルス遅延回路を含む第１回路ブロックを第１の電源で駆動し、少なくとも前記データ処理部を含む第２回路ブロックを前記第１の電源とは異なる第２の電源で駆動するように電源パターンが配線されていることを特徴とする半導体集積回路。
2. 前記周期測定部及び前記出力部のうち少なくとも一方が前記第２回路ブロックに含まれ、残りが前記第１回路ブロックに含まれることを特徴とする請求項１に記載の半導体集積回路。
3. 前記出力部が生成するクロック信号を利用して動作する後段処理部を備え、
   前記第２の電源で前記後段処理部を駆動するように前記電源パターンが配線されていることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
4. 前記出力部が生成するクロック信号を利用して動作する後段処理部を備え、
   前記第１の電源及び前記第２の電源とは異なる第３の電源で前記後段処理部を駆動するように、前記電源パターンが配線されていることを特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体集積回路。