JP3650826B2 - 乱数発生集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電卓用半導体集積回路等に好適な乱数発生集積回路に関する。
【０００２】
【従来の技術】
乱数発生集積回路の基本的構成要素である発振部は、縦続接続された複数段論理ゲートによって構成され、この出力信号の一部が入力側へ正帰還されている。回路での発振周波数は、縦続接続された複数段論理ゲートと配線の遅延時間によって決定される。遅延時間は、周囲温度等によって容易に変化する不安定な要素を持っている。この遅延時間の不安定さによって発振周波数が不規則に変化し、乱数出力が生成されている。
以上の技術は、例えば特開平１０−５１２７６号（出願人本願に同じ）に詳細に開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、上記のような従来の技術には、次のような解決すべき課題があった。
規則性の無い優れた乱数を得るためには、論理ゲートの縦続段数を大きくすることが必要になってくる。
【０００４】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
縦続接続された複数段の論理ゲート出力の一部を帰還抵抗を介して入力側に帰還させて発振する発振部を備え、上記論理ゲートには、所定の抵抗を介して電源電圧が供給され、上記所定の抵抗は絶縁層を介して信号線に積層されていることを特徴とする乱数発生集積回路。
【０００５】
〈構成２〉
構成１に記載の乱数発生集積回路において、上記信号線は、上記発振部の出力配線であることを特徴とする乱数発生集積回路。
【０００６】
〈構成３〉
構成１又は構成２に記載の乱数発生集積回路において、上記発振部の発振出力配線、又は電源供給配線、又は上記乱数発生集積回路内に配置されているその他の配線は、絶縁層を介して上記帰還抵抗と積層されていることを特徴とする乱数発生集積回路。
【０００７】
〈構成４〉
構成１又は構成２又は構成３に記載の乱数発生集積回路において、上記所定の抵抗の抵抗値を１００ＫΩ以上に設定したことを特徴とする乱数発生集積回路。
【０００８】
〈構成５〉
構成１に記載の乱数発生集積回路において、前記発振部からの出力信号と入力されるクロック信号とに基づいてカウント用パルス信号を生成して出力する論理ゲートと、前記パルス信号をカウントし乱数として出力するカウンタとを更に含むことを特徴とする乱数発生集積回路。
【０００９】
【発明の実施の形態】
上記従来技術では、縦続接続された複数段の論理ゲートや配線による遅延時間の不安定性によって乱数出力を生成していたが、本発明では縦続接続された複数段の論理ゲートや配線中に飛び込んでくる規則性のないノイズによって乱数出力を生成する。
以下、本発明の実施の形態を具体例を用いて説明する。
図１は、本発明の構成のブロック図である。
【００１０】
図１より、本発明による乱数発生集積回路は、発振部１と、乱数出力部２と、発振部１と乱数出力部２とを接続する反転増幅器ＩＮＶ・０を備える。
発振部１は、規則性のない周波数で発振する部分であり、否定的論理積回路ＮＡＮＤ・１とＩＮＶ・１〜ＩＮＶ・ＮまでＮ個の反転増幅器と、高抵抗３と、帰還抵抗６と、積層部１０を備える。
【００１１】
否定的論理積回路ＮＡＮＤ・１は、２入力ナンドゲートである。一方の入力端子Ａに内部信号であるイネーブル信号を受け入れて、発振部１を稼働状態、非稼働状態に切り替える部分である。又、帰還されてくる発振部１の出力を他方の入力端子Ｂに受け入れる部分でもある。
【００１２】
ＩＮＶ・１〜ＩＮＶ・ＮまでＮ個の反転増幅器は、それぞれ縦続接続されているインバータである。縦続接続の先端に位置する反転増幅器ＩＮＶ・１は、否定的論理積回路ＮＡＮＤ・１の出力を受け入れ、縦続接続の後端に位置する反転増幅器ＩＮＶ・Ｎは、その出力信号を否定的論理積回路ＮＡＮＤ・１の入力端子Ｂに帰還させている。
【００１３】
更に、反転増幅器ＩＮＶ・１は、所定の抵抗値を持つ高抵抗３を介して電源電圧が供給されている。この高抵抗３は電源配線８側に配置されても良いし、アースライン側に配置されても良い。或いは、図１のように電源配線８側、及びアース側の両方に配置されても良い。
高抵抗３は、周辺から電磁ノイズを受け入れて上記反転増幅器ＩＮＶ・１に対して受け入れたノイズレベルに比例した電源電圧変動を与えるための所定の抵抗値を持つ外付抵抗である。発明者等の実験結果から、この抵抗値は１００ＫΩ以上であることが望ましい。後に記す動作は１ＭΩで行った。
ここでは、一例として反転増幅器ＩＮＶ・１のみについて説明したが、否定的論理積回路ＮＡＮＤ・１及びＩＮＶ・１〜ＩＮＶ・ＮまでＮ個の反転増幅器の全てについて同様である。
【００１４】
帰還抵抗６は、帰還されてくる発振部１の出力のレベルを調整するとともに、周辺から電磁ノイズを受け入れて上記否定的論理積回路ＮＡＮＤ・１に帰還させる部分である。
積層部１０は、集積回路基板上に配置されている上記高抵抗３及び上記帰還抵抗６のパターンであって、後に説明する絶縁層を介して他の配線例えば発振出力配線７や電源配線８と積層される部分である。この積層されるパターン配置について、以下に図を用いて説明する。
【００１５】
図２は、発振部パターン図である。
図２には、本発明の一例として否定的論理積回路ＮＡＮＤ・１、反転増幅器ＩＮＶ・１、反転増幅器ＩＮＶ・２から電源配線８へ伸びる高抵抗３のパターンの一部が拡大されて表されている。
【００１６】
図上、反転増幅器ＩＮＶ・１から電源配線８へ伸びる高抵抗３のパターンの上に発振出力配線７が配置されている。この高抵抗３のパターンと発振出力配線７は絶縁層を介して積層されている。この部分が積層部１０であり、この絶縁層によって、上記高抵抗３と発振出力配線７の間に浮遊容量Ｃｓ（図１）が発生する。
【００１７】
ここでは反転増幅器ＩＮＶ・１から電源配線８へ伸びる高抵抗３の上にのみ発振出力配線７が配置されているが、これは一例であって本発明がこの例に限定されるものではない。
即ち、否定的論理積回路ＮＡＮＤ・１、反転増幅器ＩＮＶ・２から電源配線８の電源配線８へ伸びる抵抗及びアースライン側へ伸びる抵抗の一部、あるいはその全てに発振出力配線７が配置されていても良い。
更に、ここでは、高抵抗３の上に発振出力配線７が配置されているが、上記帰還抵抗６の上に電源配線８や発振出力配線７が配置された場合も全く同様なので説明を割愛する。
【００１８】
再度図１に戻る。
乱数出力部２は、上記発振部１から、規則性のない周波数で発振する信号を受け入れて乱数に変換する部分であり、論理積回路ＡＮＤ・１と、カウンタ４を備える。
論理積回路ＡＮＤ・１は、２入力アンドゲートであり、発振部１の出力信号を一方の入力端子Ａに受け入れ、他方の入力端子Ｂに図示してない外部装置からクロック信号ＣＬ・１を受け入れる。
【００１９】
ここでは２入力アンドゲートに固定して図示されているが、本発明はこの２入力アンドゲートに固定されるものでは無い、例えばオアゲートであってもよいし、或いは排他的オアゲートであってもよい。
【００２０】
カウンタ４は、上記論理積回路ＡＮＤ・１の出力を受け入れて乱数に変換して出力するｎ進カウンタ回路である。本発明による乱数発生回路が採用される機器の仕様によってそのｎが適切に選択される。
【００２１】
反転増幅器ＩＮＶ・０は、上記発振部１と乱数出力部２を接続する部分であり、バッファの役割を果たすゲートである。
発振出力配線７は、上記発振部１と乱数出力部２を接続する配線であり、その途中に上記のように積層部１０が形成され浮遊容量Ｃｓが形成される。
【００２２】
次に本発明による乱数発生回路の動作について図１を用いて説明する。
発振部１の動作について説明する。
動作説明の前提条件を以下のように定める。
前提条件１
反転増幅器ＩＮＶ・１の高抵抗３（抵抗値１００ＫΩ）と発振出力配線７との間、及び帰還抵抗６と電源配線８との間に積層部１０が形成されているものとする。
【００２３】
前提条件２
否定的論理積回路ＮＡＮＤ・１は、イネーブル信号と反転増幅器ＩＮＶ・Ｎからハイレベル（以後Ｈと記す）信号を受け入れてローレベル（以後Ｌと記す）信号を出力して動作を開始したものとする。
前提条件３
反転増幅器ＩＮＶ・１の電源ライン上にノイズＶｎ１が進入しているものとする。
【００２４】
前提条件２より、電磁ノイズを考慮しない通常の状態であれば、否定的論理積回路ＮＡＮＤ・１の出力変化が一定の時間経過後（ＮＡＮＤ・１〜ＩＮＶ・Ｎまでの遅延時間の総量Ｔｏ）に帰還抵抗６を介して帰還されるまで、否定的論理積回路ＮＡＮＤ・１の出力はＬを維持し続ける筈である。
しかし、前提条件１によって、電源ライン上にノイズＶｎ１が浮遊容量Ｃｓｏと帰還抵抗６を介して否定的論理積回路ＮＡＮＤ・１のＢ入力に進入してくる。
【００２５】
同時に、反転増幅器ＩＮＶ・１もノイズＶｎによる電源電圧の変動によって遅延時間が変動する。
以上の結果、電磁ノイズを考慮しない通常の状態でのＮＡＮＤ・１〜ＩＮＶ・Ｎまでの遅延時間の総量Ｔｏとは異なる遅延時間Ｔｄ時間経過後に、否定的論理積回路ＮＡＮＤ・１のＢ入力はＬになり、否定的論理積回路ＮＡＮＤ・１の出力はＨになる。この変化は再度上記と同様にノイズの影響を受けながら、反転増幅器ＩＮＶ・１〜ＩＮＶ・Ｎを通って否定的論理積回路ＮＡＮＤ・１のＢ入力に帰還される。以下同様の動作が繰り返されて発振部１は発振を開始する。
【００２６】
発振部１が発振を開始すると、発振出力配線７上を発振部１の出力が積層部１０を通って乱数出力部２に向けて転送される。
その結果、発振部１の出力のオン・オフがオン・オフノイズＮｓとなって浮遊容量Ｃｓを介して高抵抗３に帰還される。その結果、上記遅延時間Ｔｄは、電磁ノイズを考慮しない通常状態での遅延時間の総量Ｔｏから、より一層ずれてくる。以上の結果、発振周波数は規則性のない乱数となる。
【００２７】
上記説明では、反転増幅器ＩＮＶ・１の入力レベル変動は電源ラインに進入する電磁ノイズと、発振部１の出力のオン・オフノイズのみによって発生するものとして説明したが、現実には図示してないその他の浮遊容量等によって直接反転増幅器ＩＮＶ・１の入力に進入する電磁ノイズも含まれてくるため、電磁ノイズの不規則性はより一層大きくなる。
尚、積層部１０（図２）の長さを大きくすることによって、ノイズの影響をより一層増大させることも可能である。
【００２８】
次に乱数出力部２の動作について図を用いて説明する。
図３は、本発明の乱数出力部説明図である。
（ａ）は、発振部１（図１）の出力即ち論理積回路ＡＮＤ・１の入力端子Ａの入力信号波形を表している。
（ｂ）は、クロック信号ＣＬ・１、即ち論理積回路ＡＮＤ・１の入力端子Ｂの入力信号波形を表している。
（ｃ）は、論理積回路ＡＮＤ・１の出力信号波形を表している。
【００２９】
論理積回路ＡＮＤ・１（図１）は、発振部１（図１）の出力（ａ）と図示しない外部装置から受け入れるクロック信号ＣＬ・１（ｂ）との一致点のみ出力してカウンタへ送出している。
従って、論理積回路ＡＮＤ・１の出力信号（ｃ）は、クロック信号ＣＬ・１に同期している。
カウンタ４は、クロック信号ＣＬ・１に同期した論理積回路ＡＮＤ・１の出力信号（ｃ）を受け入れてカウントし、数値（乱数）に変換して図示していない外部装置へ送出する。この送出のタイミングは、クロック信号ＣＬ・２によって制御される。
【００３０】
乱数出力部２（図１）の動作は、発振部１（図１）の出力がパルス幅、繰り返し周波数とも規則性のない信号であってもクロック信号ＣＬ・１には同期している。
従って、クロック信号ＣＬ・１を適切に設定することによって、カウンタの仕様を越えた信号がカウンタに入力されることがなくなる。
【００３１】
【発明の効果】
以上説明したように、集積回路のパターン上に積層部１０を備えることにより以下の効果を得る。
１．発振部を構成する反転増幅器の段数を増加させることなく乱数の不規則性を向上させることができる。
２．積層部のレイアウトパターンを大きくすることによって乱数の不規則性をより一層向上させることも可能になる。
３．発振部の出力から予め設定したクロック信号に同期した部分のみ選択出力してカウントすることによって、カウンタの仕様を越えた信号をカウントすることが無くなり、カウンタの動作を安定化させることが可能になる。
【図面の簡単な説明】
【図１】本発明の構成のブロック図である。
【図２】発振部パターン図である。
【図３】本発明の乱数出力部説明図である。
【符号の説明】
１ 発振部
２ 乱数出力部
３ 高抵抗
４ カウンタ
６ 帰還抵抗
７ 発振出力配線
８ 電源配線
１０ 積層部
ＮＡＮＤ・１ 否定的論理積回路
ＩＮＶ・１〜ＩＮＶ・Ｎ 反転増幅器
ＡＮＤ・１ 論理積回路

Claims (6)

1. 縦続接続された複数段の論理ゲート出力の一部を帰還抵抗を介して入力側に帰還させて発振する発振部を備え、
   前記論理ゲートには、所定の抵抗を介して電源電圧が供給され、
   前記所定の抵抗は絶縁層を介して信号線に積層されていることを特徴とする乱数発生集積回路。
2. 請求項１に記載の乱数発生集積回路において、
   前記信号線は、前記発振部の出力配線であることを特徴とする乱数発生集積回路。
3. 請求項１又は請求項２に記載の乱数発生集積回路において、
   前記発振部の発振出力配線、又は電源供給配線、又は前記乱数発生集積回路内に配置されているその他の配線は、絶縁層を介して前記帰還抵抗と積層されていることを特徴とする乱数発生集積回路。
4. 請求項１又は請求項２又は請求項３に記載の乱数発生集積回路において、
   前記所定の抵抗の抵抗値を１００ＫΩ以上に設定したことを特徴とする乱数発生集積回路。
5. 請求項１に記載の乱数発生集積回路において、
   前記発振部からの出力信号と入力されるクロック信号とに基づいてカウント用パルス信号を生成して出力する論理ゲートと、
   前記パルス信号をカウントし乱数として出力するカウンタと、
   を更に含むことを特徴とする乱数発生集積回路。
6. 請求項５記載の乱数発生集積回路において、
   前記論理ゲートは論理積回路であることを特徴とする乱数発生集積回路。

Images