JP2007043554A - 電子回路装置のemi対策方法及び回路 - Google Patents
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Abstract
【課題】 放射ノイズ低減とアナログ制御信号精度とのトレードオフ対策。
【解決手段】 システムコントローラーチップに供給する電源電圧にリップルを重畳することにより、動作クロックの周波数拡散を発生させて放射ノイズの低減を図る。システムチップから出力する信号の電圧安定化のために、チップ外部にゲートを設けて安定した電源で駆動する。
【選択図 】図1
【解決手段】 システムコントローラーチップに供給する電源電圧にリップルを重畳することにより、動作クロックの周波数拡散を発生させて放射ノイズの低減を図る。システムチップから出力する信号の電圧安定化のために、チップ外部にゲートを設けて安定した電源で駆動する。
【選択図 】図1
Description
本発明は、電子回路基板からのEMI(放射ノイズ)を低減させる方法及びその回路に関するものである。
従来、電子回路基板からのEMI(放射ノイズ)を低減させる手段として、
電子ロジック回路の周波数を変調して分散低減させるためにSSCG(スペクトラム拡散クロックジェネレータ)をシステムクロックに使用する方法があった。また1つのASIC(集積回路)内部に複数の機能ブロックを備えた場合には、高い周波数精度が要求されるブロックにはSSCGオフのクロックを使用する必要がある場合があり、そのためASIC内部でSSCGオンのクロックとSSCGオフのクロックをブロックごとに使い分けているのが一般的である。
電子ロジック回路の周波数を変調して分散低減させるためにSSCG(スペクトラム拡散クロックジェネレータ)をシステムクロックに使用する方法があった。また1つのASIC(集積回路)内部に複数の機能ブロックを備えた場合には、高い周波数精度が要求されるブロックにはSSCGオフのクロックを使用する必要がある場合があり、そのためASIC内部でSSCGオンのクロックとSSCGオフのクロックをブロックごとに使い分けているのが一般的である。
また、リップルノイズや電圧変動に弱いブロックや、逆にリップルノイズや電圧変動の発生源となるブロックが存在しているために、該機能ブロックごとにそれぞれ別の電源端子を設け、それぞれ別の電源を供給する構成が一般的である。
又、従来例としては、例えば特許文献1をあげることが出来る。
特開2002−359553号公報
しかしながら上記従来技術では、SSCG(スペクトラム拡散クロックジェネレータ)をシステムクロックに使用するためにコストアップの要因となっていた。また1つのASIC(集積回路)内部に複数の機能ブロックを備えた場合には、高い周波数精度が要求されるブロックにはSSCGオフのクロックを使用する必要があり、そのためASIC内部でSSCGオンのクロックとSSCGオフのクロックをブロックごとに使い分ける必要があるため回路構成が複雑になっていた。
また、リップルノイズや電圧変動に弱いブロックや、逆にリップルノイズや電圧変動の発生源となるブロックが存在しているために、該機能ブロックごとにそれぞれ別の電源端子を設け、それぞれ別の電源を供給する必要が生じていた。
上述した課題を解決するために本発明は、ASIC(集積回路)を実装する電子回路基板において、ASICの電源端子に供給する電源電圧にリップルを重畳することにより、ASIC内部回路動作周波数のジッタ-成分を増加させ、それによってASIC及び電子回路基板からのEMI(放射ノイズ)を低減させることを特徴の1つとしている。
また、ASIC(集積回路)内部の電圧変動が大きくてもASIC(集積回路)から出力される信号の電圧精度を高めるために、ASICの外部にロジックゲート素子を設け、ASICから出力される信号を一旦該ロジックゲートで受けてから出力する構成とし、また該ロジックゲートの駆動電源の電圧変動値は、該ASICを駆動する電源の電圧変動値よりも小さくすることをもう1つの特徴としている。
本発明によって、SSCG(スペクトラム拡散クロックジェネレータ)を用いる事無く簡易的な方法で電子回路の駆動周波数のスペクトラム拡散を図ることができ、その結果EMI(放射ノイズ)の低減が可能となる。またASIC内部で機能ブロックごとの駆動電源端子が分離できていなかった場合でも、外部にロジックゲート素子を追加することにより、必要な信号のみを選択的に電源電圧の安定化を図ることができる。
(実施例1)
以下、図面を参照して本発明の実施の形態について説明する。
以下、図面を参照して本発明の実施の形態について説明する。
図1は本発明の実施例1の形態を示す画像形成装置の電子回路のブロック図である。図1において110はシステムチップであり、101.CPUコア部、102.USB−I/F部、103.メモリコントロール部、104.I/O部、105.PLL回路、等、各機能ブロックからなる。該各機能ブロックごとにそれぞれ電源供給端子Vdd1,Vdd2,Vdd3,Vdd4,Vdd5を備える。
Vdd1はCPUコア部の電源供給端子であり、通常低電圧である場合が多く本実施例では1.5Vで駆動するものとする。またCPUコア部の動作は高速であり、消費電流も大きいのでVdd1にはある程度の低インピーダンスと供給能力が必要とされる。Vdd1は112のDC/DCコンバーターで生成する。
Vdd2はUSB−I/F部の電源供給端子であり、リップルの許容量は少ないので、接続されるパスコンの容量やインピーダンス、また基板のパターンには細心の注意を払う必要がる。Vdd2は113のDC/DCコンバーターで生成する。
Vdd3はメモリ制御部の電源供給端子であり、本実施例ではSDRAMが接続され3.3Vで駆動するものとする。メモリ制御部も高速動作であり消費電流も大きくリップルノイズの発生源となるため、接続されるパスコンの容量は0.1uFかそれ以上が使用される。またリップルを許容しないUSB−I/F用Vdd2等とは分離する必要がある。Vdd3は114のDC/DCコンバーターで生成する。
Vdd4はI/O部の電源供給端子であり、本実施例では電源電圧は3.3Vとする。通常CPUコア部やメモリコントロール部と比べると低速動作であり、そのため消費電流も少ない。しかし稀に高い電圧精度を要求するI/O信号がある場合がある。Vdd4は115のDC/DCコンバーターで生成する。
Vdd5は110のシステムチップを動作させるメインクロックを生成するための105の周波数逓倍回路に供給する電源供給端子である。105の周波数逓倍回路は106の発振器からのベースクロック入力信号を逓倍してシステムクロックを生成する。その際にVdd5の電圧が安定していないと出力されるシステムクロックの周波数にジッターが生じてしまう。Vdd5は116のDC/DCコンバーターで生成する。
本発明の特徴の1つは、特にこの105の周波数逓倍回路に供給する電源のVdd5をDC/DCコンバーターで生成する際に、許容される範囲内のなるべく大きい電圧リップルを重畳させることによりシステムクロックの周波数にジッターを生じさせて、システムの動作周波数のスペクトラム拡散をさせて放射ノイズの発生を抑えるものである。
しかしながらここで、内部のロジック動作電圧が変動するということはAC特性のマージン減少につながり、また外部静電やACラインノイズや雷サージなどの外来ノイズにも弱くなるという欠点もあるので、電圧変動量は慎重に決定する必要がある。電子デバイスの性質は温度依存性があるので温度変化も考慮し、デバイスの個体差も考慮する必要がある。また電源端子部での電圧変動測定値よりもデバイス内部の電圧変動の方が大きくなるので注意が必要である。
107はシステムチップの外部に設け、I/O部から出力される制御信号に対して挿入するロジックゲート素子である。実施例1では単なるORゲートで片側をLに固定したものである。本発明においては該ロジックゲート素子の挿入は駆動能力アップを目的としたバッファー挿入ではなく、あくまで出力信号の電圧精度アップを目的としたものであるので、ASICの出力バッファーの駆動能力よりも高い駆動能力のあるロジックゲート素子を使用するとは限らない。
実施例1ではCCD制御信号に対してロジックゲート素子を挿入した。Vdd6が該ロジックゲート素子の電源供給端子であり、出力信号の電圧安定化のためにVdd6とGND間に接続されるパスコンC6の容量は1uFから10uFと大きくする。またVdd6は117の3端子レギュレーターで生成する。
図2はVdd1〜Vdd6の電源電圧波形を示すものである。DC/DCコンバーターで生成したVdd1〜Vdd5はスイッチング周期の電圧リップルが見られるが、3端子レギュレーターで生成したVdd6は電圧リップルは無く安定している。
107のロジックゲート素子で信号電圧の変動を抑えたCCD制御信号は、デジタル信号であるが位相の変動や電圧の変動に大変大きく影響を受ける信号である。CCD制御信号は実施例1の装置構成においては500mm程度と長く引き回され、ケーブルの容量成分が大きいために信号がかなり鈍ってしまう。
130がCCDユニットである。図3はCCD制御信号の電圧安定化の効果を示す図である。図3の301はCCD制御信号の1つであるclmp信号のASIC(110)の出力端子の内部の出力バッファー前の波形である。ASICの出力は方形波であるが20mVから100mV程度の電圧変動がある。
302はロジックゲート素子(107)を設けなかった場合のCCD基板の入力端子の波形である。ASICの出力は方形波であるがCCD基板との間の接続ケーブルは約500mmと長く容量成分が大きいために立ち上がり立下りがかなり鈍ってしまう。301のASICの出力信号の電圧降下がそのまま302のCCD基板の入力端子位置の電圧降下となる。303はCCD基板上のバッファー通過後の波形であり、302のCCD基板の入力端子の電圧降下がそのまま303のCCD基板上のバッファー通過後の信号の遅延となる事がわかる。
図3の304はCCD制御信号の1つであるclmp信号のASIC(110)の出力端子の後段にロジックゲート素子(107)を設けた場合の波形イメージである。ASICの出力は方形波でロジックゲート素子(107)によって20mVから100mV程度の電圧変動がなくなる。CCD基板との間の接続ケーブルは約500mmと長く容量成分が大きいために立ち上がり立下りがかなり鈍ってしまう。305はCCD基板の入力端子の波形であり、304のロジックゲート素子(107)の出力信号の電圧降下が無いので305のCCD基板の入力端子位置の電圧降下は発生しない。306はCCD基板上のバッファー通過後の波形であり、305のCCD基板の入力端子位置の電圧降下が無いので306のCCD基板上のバッファー通過後の信号の遅延は発生しない。
110 ASIC(集積回路)
107 ロジックゲート素子
130 CCDユニット
101 CPUcore
102 USB−I/F
103 メモリI/F
104 I/O−I/F
105 PLL回路
106 クロック発振回路
108 メモリ
109 周辺回路(プリンター、表示部、等)
107 ロジックゲート素子
130 CCDユニット
101 CPUcore
102 USB−I/F
103 メモリI/F
104 I/O−I/F
105 PLL回路
106 クロック発振回路
108 メモリ
109 周辺回路(プリンター、表示部、等)
Claims (12)
- ASIC(集積回路)を実装する電子回路基板において、ASICの電源端子に供給する電源電圧にリップルを重畳することにより、ASIC内部の電源ライン及びロジック回路信号の動作周波数の安定性を低下させ、ASIC内部回路動作周波数のジッタ-成分を増加させる事により、ASIC及び電子回路基板からのEMI(放射ノイズ)を低減させることを特徴としたEMI対策方法。
- 複数の電源端子を有するASIC(集積回路)を実装する電子回路基板において、ASICの各電源端子毎に異なる電圧変動量の電源を供給することにより、ASIC内部の各回路ブロック毎に異なる動作周波数の拡散量を発生させる事を特徴とした請求項1に記載のEMI対策方法。
- ASIC(集積回路)を実装する電子回路基板において、ASICの電源端子に供給する電源電圧にリップルを重畳するために、供給する電源をDC/DCコンバーターにより生成し、また電源ラインとGND間に挿入するコンデンサの容量を電源電圧安定化に必要な値より小さく設定する事を特徴とした請求項1に記載のEMI対策方法。
- ASIC(集積回路)から出力される信号の電圧精度を高めるために、ASICの外部にロジックゲート素子を設け、ASICから出力される信号を一旦該ロジックゲートで受けてから出力する構成とし、該ロジックゲートの駆動電源の電圧変動値は、該ASICを駆動する電源の電圧変動値よりも小さくすることを特徴とした請求項1に記載のEMI対策方法。
- 請求項1において、ASIC内部の電源ライン及びロジック回路信号に生じさせる電圧変動値は10mVから200mV程度である事を特徴としたEMI対策方法。
- 請求項1において、ASIC内部の電源ライン及びロジック回路信号に生じさせる回路動作周波数の偏差は数ppmから数百ppm程度である事を特徴としたEMI対策方法。
- ASIC(集積回路)を実装する電子回路基板において、ASICの電源端子に供給する電源電圧にリップルを重畳することにより、ASIC内部の電源ライン及びロジック回路信号の動作周波数の安定性を低下させ、ASIC内部回路動作周波数のジッタ-成分を増加させる事により、ASIC及び電子回路基板からのEMI(放射ノイズ)を低減させることを特徴としたEMI対策回路。
- 複数の電源端子を有するASIC(集積回路)を実装する電子回路基板において、ASICの各電源端子毎に異なる電圧変動量の電源を供給することにより、ASIC内部の各回路ブロック毎に異なる動作周波数の拡散量を発生させる事を特徴とした請求項1に記載のEMI対策回路。
- ASIC(集積回路)を実装する電子回路基板において、ASICの電源端子に供給する電源電圧にリップルを重畳するために、供給する電源をDC/DCコンバーターにより生成し、また電源ラインとGND間に挿入するコンデンサの容量を電源電圧安定化に必要な値より小さく設定する事を特徴とした請求項1に記載のEMI対策回路。
- ASIC(集積回路)から出力される信号の電圧精度を高めるために、ASICの外部にロジックゲート素子を設け、ASICから出力される信号を一旦該ロジックゲートで受けてから出力する構成とし、該ロジックゲートの駆動電源の電圧変動値は、該ASICを駆動する電源の電圧変動値よりも小さくすることを特徴とした請求項1に記載のEMI対策回路。
- 請求項1において、ASIC内部の電源ライン及びロジック回路信号に生じさせる電圧変動値は10mVから200mV程度である事を特徴としたEMI対策回路。
- 請求項1において、ASIC内部の電源ライン及びロジック回路信号に生じさせる回路動作周波数の偏差は数ppmから数百ppm程度である事を特徴としたEMI対策回路。
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-
2005
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JP2022121371A (ja) * | 2021-02-08 | 2022-08-19 | 株式会社東陽テクニカ | 分析システム、装置、方法及びプログラム |
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