JP2003318352A

JP2003318352A - システムおよび半導体装置

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Publication number: JP2003318352A
Application number: JP2002117305A
Authority: JP
Inventors: Atsushi Nakamura; 篤中村; Toru Hayashi; 亨林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-04-19
Filing date: 2002-04-19
Publication date: 2003-11-07
Anticipated expiration: 2022-04-19
Also published as: JP3914456B2

Abstract

(57)【要約】（修正有）【課題】外部から供給される供給電圧を降圧回路で降
圧し、この降圧後の電源電圧で内部回路を駆動するＬＳ
Ｉにおいて、ＥＭＩ低減効果を十分に得ることができる
半導体装置、およびそれを実装したシステムを提供す
る。【解決手段】マイクロコンピュータのＬＳＩパッケー
ジを実装基板に実装したシステムであって、供給電圧Ｖ
ＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、
降圧後の電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧Ｖ
ＳＬ用の端子Ｔ４を設けたＬＳＩパッケージにおいて、
端子Ｔ３と端子Ｔ４との間にキャパシタＣ２、端子Ｔ１
と端子Ｔ２との間にバイパスコンデンサＣ１を実装基板
上で実装し、積極的にグランド電圧ＶＳＬ用の端子Ｔ４
はグランド電圧ＶＳＳ用の端子Ｔ２に接続しないように
することで、ＬＳＩパッケージの内部で発生したノイズ
が実装基板上の基幹電源系に漏洩することを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置を実装
したシステムに関し、特に不要電磁放射（ＥＭＩ： Ele
ctro-Magnetic Interference ）低減対策に好適な内部
降圧回路を内蔵したマイクロコンピュータなどの半導体
装置、およびそれを実装したシステムに適用して有効な
技術に関する。

【０００２】

【従来の技術】本発明者が検討したところによれば、マ
イクロコンピュータなどの半導体装置に関しては、以下
のような技術が考えられる。

【０００３】たとえば、ＬＳＩチップに内蔵した降圧回
路により、外部から供給される供給電圧より低い電圧で
内部回路を動作させる半導体装置が、低消費電力化なら
びに低ＥＭＩ化を図る目的で開発・量産化されている。

【０００４】このような半導体装置では、入出力インタ
フェースの電圧に合わせた単一電源電圧（たとえば３．
３Ｖ）を採用しても、内部降圧を採用することにより、
ＥＭＩの発生源となりやすい内部回路（コア回路）には
低電圧を供給し、消費電力を低減することができる。こ
のコア回路が消費する電流の変化（ノイズ電流）による
電位変動は、半導体装置の周辺に配置されるバイパスコ
ンデンサで緩和されるものの、完全には除去できないた
め、機器の基幹電源系を揺るがし電磁放射を起こすこと
も考えられる。しかしながら、内部降圧を採用すること
により、ノイズ電流が減らせるので、マイクロコンピュ
ータなどの低ノイズ化に採用され始めている。また、微
細化に伴う内部回路の耐圧降下により入出力回路より低
い電圧で内部回路を駆動する方式は今後とも主流と考え
られる。

【０００５】さらに、前述のように、外部から供給され
る供給電圧を内部降圧した電圧で内部回路を動作させる
マイクロコンピュータなどにおいては、降圧後の電圧安
定化のために、コンデンサをＬＳＩパッケージに内蔵し
たり、あるいは外部に外付けする技術が提案されてい
る。

【０００６】たとえば、特開２０００−７７６０８号公
報には、ＬＳＩパッケージ外部で降圧後の電源電圧の外
部端子と、グランド電圧（１）とは別端子として設けた
グランド電圧（２）の外部端子との間にコンデンサを外
付けして、ＬＳＩチップ内部の降圧回路を安定化させる
ことができる技術が開示されている。

【０００７】また、マイクロコンピュータなどに内蔵さ
れる降圧回路は、出力電圧（内部回路の電源電圧）を一
定に保つようにフィードバック制御されている。ところ
が、内部回路の消費電力は動作モードが変わると大きく
変化し、急激な変化に降圧回路が充分に電圧を制御でき
なくなる。すなわち、発振状態に陥ることがある。これ
を防止するため、降圧後の電源電圧とグランド電圧との
間に、たとえば０．１〜０．４７μＦ程度の大容量キャ
パシタを接続する必要があり、これを積層セラミックコ
ンデンサなどの外付け部品で対応している。

【０００８】

【発明が解決しようとする課題】ところで、前記のよう
なマイクロコンピュータなどの半導体装置について、本
発明者が検討した結果、以下のようなことが明らかとな
った。

【０００９】たとえば、ＬＳＩチップに内蔵した降圧回
路により、外部から供給される供給電圧より低い電圧で
内部回路を動作させる半導体装置では、降圧回路を採用
しても、ＥＭＩ低減効果が見られないことがある。

【００１０】また、前記特開２０００−７７６０８号公
報の技術において、降圧後の電源電圧の外部端子とグラ
ンド電圧の外部端子との間にコンデンサを外付けする
が、グランド電圧の外部端子が基板グランドと接続され
ているため、高周波電流が基板グランドに漏洩する要因
になっており、ＥＭＩ低減効果が十分に得られない。

【００１１】そこで、本発明者は、外部から供給される
供給電圧を降圧回路で降圧し、この降圧後の電源電圧で
内部回路を駆動するＬＳＩに適用することを前提とし、
降圧回路安定化用の外部キャパシタを接続するために、
降圧後の電源電圧とグランド電圧との端子対を設け、積
極的に降圧後のグランド電圧の端子を外部から供給され
るグランド電圧の端子とを接続しないことで、高周波電
流が基板グランドに漏洩する要因を低減することが可能
であることを見出した。

【００１２】そこで、本発明の目的は、外部から供給さ
れる供給電圧を降圧回路で降圧し、この降圧後の電源電
圧で内部回路を駆動するＬＳＩにおいて、ＥＭＩ低減効
果を十分に得ることができるマイクロコンピュータなど
の半導体装置、およびそれを実装したシステムを提供す
ることにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】すなわち、本発明は、半導体装置と、この
半導体装置を実装する実装基板とを有するシステムに適
用され、半導体装置には、外部から供給される供給電圧
（ＶＣＣ）用の第１端子と、この第１端子と対をなす基
準電圧（ＶＳＳ：グランド電圧）用の第２端子と、外部
から供給される供給電圧を降圧した内部降圧後の電源電
圧（ＶＣＬ）用の第３端子と、この第３端子と対をなす
基準電圧（ＶＳＬ：グランド電圧）用の第４端子とを設
け、また実装基板には、第１端子と第２端子との間に第
１キャパシタ（バイパスコンデンサ）を設け、第３端子
と第４端子との間に第２キャパシタを設け、積極的に第
２端子と第４端子との間は接続しないようにしたもので
ある。これにより、第３端子と第４端子間には、第１端
子と第２端子間に比べてコア回路の動作により生じる電
圧変動が大きいため、第２キャパシタには第１キャパシ
タに比べて大きなノイズ電流が流れることとなり、第４
端子は第２端子と接続されていないため、ノイズ電流が
実装基板上の基幹電源・グランドに流れにくくなり、Ｅ
ＭＩ低減効果を得ることができるようになる。

【００１６】この構成において、さらに、第１キャパシ
タ、第２キャパシタはそれぞれ、第１端子と第２端子、
第３端子と第４端子の近傍に設けるようにしたものであ
る。これにより、ノイズ電流が半導体装置の近傍で低減
され、ＥＭＩ低減効果を十分に得ることができるように
なる。また、第２端子に接続された第２配線と、第４端
子に接続された第４配線とを設け、第２配線と第４配線
との接続は、この接続点が第４端子、第２端子との間で
インピーダンスが最大となるような位置に設けるように
したものである。これにより、第２端子にノイズ電流が
流れにくくなり、ＥＭＩ低減効果を十分に得ることがで
きるようになる。

【００１７】さらに、本発明のシステムは、半導体装置
には、内部降圧後の電源電圧（ＶＣＬ）用の複数の第３
端子と、これらの複数の第３端子のそれぞれと対をなす
基準電圧（ＶＳＬ：グランド電圧）用の複数の第４端子
とを設け、実装基板には、複数の第３端子のそれぞれと
複数の第４端子のそれぞれとの間に第２キャパシタをそ
れぞれ設け、積極的に複数の第４端子のそれぞれの間を
接続しないようにしたものである。この構成において、
さらに、第２キャパシタは、複数の第３端子と複数の第
４端子のそれぞれの近傍に設けるようにしたものであ
る。また、供給電圧用の複数の第１端子と、これらの複
数の第１端子のそれぞれと対をなす基準電圧用の複数の
第２端子と、複数の第２端子のそれぞれに接続された第
２配線と、複数の第４端子のそれぞれに接続された第４
配線とを設け、第２配線と第４配線との接続は、この接
続点が複数の第４端子のそれぞれ、複数の第２端子のそ
れぞれとの間でインピーダンスが最大となるような位置
に設けるようにしたものである。これにより、第３端子
と第４端子とを複数設けた場合でも、前記と同様に、Ｅ
ＭＩ低減効果を十分に得ることができるようになる。

【００１８】また、本発明は、外部から供給される供給
電圧を降圧回路で降圧し、この降圧後の電源電圧で内部
回路を駆動する半導体装置に適用され、外部から供給さ
れる供給電圧（ＶＣＣ）用の第１端子と、この第１端子
と対をなす基準電圧（ＶＳＳ：グランド電圧）用の第２
端子と、外部から供給される供給電圧を降圧した内部降
圧後の電源電圧（ＶＣＬ）用の第３配線と、この第３配
線と対をなす基準電圧（ＶＳＬ：グランド電圧）用の第
４配線と、第３配線と第４配線との間を接続するキャパ
シタとを有し、積極的に第４配線用の第４端子を設けな
いようにしたものである。あるいは、第４配線用の第４
端子を有し、外部において、積極的に第４端子は接続し
ないようにしたものである。これにより、キャパシタに
は外部キャパシタに比べて大きなノイズ電流が流れ、ま
た第４端子は設けないか、あるいは外部において接続さ
れていないので、ノイズ電流が外部に流れにくくなり、
ＥＭＩ低減効果を得ることができるようになる。

【００１９】また、本発明による半導体装置は、外部か
ら供給される供給電圧（ＶＣＣ）用の第１端子と、この
第１端子と対をなす基準電圧（ＶＳＳ：グランド電圧）
用の第２端子と、外部から供給される供給電圧を降圧し
た内部降圧後の電源電圧（ＶＣＬ）用の第３端子と、こ
の第３端子と対をなす基準電圧（ＶＳＬ：グランド電
圧）用の第４端子とを設け、外部において、第３端子と
第４端子との間にキャパシタを接続し、積極的に第２端
子と第４端子との間は接続しないようにしたものであ
る。これにより、第３端子と第４端子とを設けた場合で
も、第４端子は第２端子と接続されていないので、前記
と同様に、ノイズ電流が外部に流れにくくなり、ＥＭＩ
低減効果を得ることができるようになる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有する部材には同一
の符号を付し、その繰り返しの説明は省略する。

【００２１】図１により、本発明の一実施の形態の半導
体装置の構成の一例を説明する。図１は本実施の形態の
半導体装置において、ＬＳＩチップ上の回路および電源
の概略レイアウト図を示す。

【００２２】本実施の形態の半導体装置は、特に限定さ
れるものではないが、たとえば一例として、外部から供
給される供給電圧より低い電圧を生成する降圧回路を内
蔵し、この降圧後の電源電圧で内部回路の一部を駆動す
るマイクロコンピュータとされ、ＬＳＩチップ上には、
内部降圧回路ＶＣＬＧ、中央演算処理ユニットＣＰＵ、
浮動小数点演算処理ユニットＦＰＵ、クロックパルス発
振器ＣＰＧ、位相同期ループ回路ＰＬＬ、シリアルコミ
ュニケーションインタフェース回路ＳＣＩ、タイマＴＩ
ＭＥＲ、ランダムアクセスメモリＲＡＭ、フラッシュメ
モリ（ＲＯＭ）ＦＬＡＳＨＲＯＭ、デジタル／アナログ
変換回路Ｄ／Ａ、アナログ／デジタル変換回路Ａ／Ｄ、
入出力回路Ｉ／ＯＰＯＲＴなどが構成されており、公知
の半導体製造技術により１個の半導体基板上に形成され
ている。

【００２３】このマイクロコンピュータには、ＬＳＩチ
ップの周辺部に、接続パッドとして、外部から供給され
る供給電圧ＶＣＣ用のパッドＰ１と、このパッドＰ１と
対をなすグランド電圧ＶＳＳ用のパッドＰ２と、外部か
ら供給される供給電圧ＶＣＣを降圧した内部降圧後の電
源電圧ＶＣＬ用のパッドＰ３と、このパッドＰ３と対を
なすグランド電圧ＶＳＬ用のパッドＰ４などが設けられ
ている。特に、対をなす、供給電圧ＶＣＣ用のパッドＰ
１とグランド電圧ＶＳＳ用のパッドＰ２との間、電源電
圧ＶＣＬ用のパッドＰ３とグランド電圧ＶＳＬ用のパッ
ドＰ４との間にはそれぞれ、ＬＳＩパッケージの外部あ
るいは内部において容量成分（キャパシタ）が接続され
る。なお、接続パッドには、図示しない、データ入出力
用、制御信号入出力用などの各端子も含まれる。

【００２４】また、ＬＳＩチップの周辺部には、各パッ
ドＰ１〜Ｐ４に接続された複数の周回配線がリング状に
設けられている。この周回配線としては、供給電圧ＶＣ
Ｃ用のパッドＰ１に接続された配線Ｌ１と、グランド電
圧ＶＳＳ用のパッドＰ２に接続された配線Ｌ２と、電源
電圧ＶＣＬ用のパッドＰ３に接続された配線Ｌ３と、グ
ランド電圧ＶＳＬ用のパッドＰ４に接続された配線Ｌ４
などが設けられている。特に、配線Ｌ２と配線Ｌ４との
接続は、この接続点ＬＣがパッドＰ４、パッドＰ２との
間でインピーダンスが最大となるような位置に設けるこ
とが望ましい。図１においては、ＬＳＩチップの対向す
る辺にそれぞれパッドＰ２とパッドＰ４とが配置され、
パッドＰ２とパッドＰ４の両方からの距離がほぼ最長と
なる位置に接続点ＬＣを配置することが望ましい。ま
た、接続点ＬＣがほぼ最長となる位置に配置させること
が出来ない場合には、グランド電圧ＶＳＳ用のパッドＰ
２からの距離がより長くなるように配置させることが望
ましい。

【００２５】このマイクロコンピュータにおいては、中
央演算処理ユニットＣＰＵ、浮動小数点演算処理ユニッ
トＦＰＵ、クロックパルス発振器ＣＰＧ、位相同期ルー
プ回路ＰＬＬ、シリアルコミュニケーションインタフェ
ース回路ＳＣＩ、タイマＴＩＭＥＲ、ランダムアクセス
メモリＲＡＭ、フラッシュメモリＦＬＡＳＨＲＯＭなど
がそれぞれ配線Ｌ３と配線Ｌ４とに接続され、内部降圧
回路ＶＣＬＧから生成された降圧後の電源電圧ＶＣＬと
グランド電圧ＶＳＬで駆動するように構成される。特
に、降圧後の電源電圧ＶＣＬとグランド電圧ＶＳＬで駆
動する、これらの各回路はコア回路ＣＣと呼ばれてい
る。

【００２６】また、内部降圧回路ＶＣＬＧ、入出力回路
Ｉ／ＯＰＯＲＴなどはそれぞれ配線Ｌ１と配線Ｌ２とに
接続され、降圧前の供給電圧ＶＣＣとグランド電圧ＶＳ
Ｓで駆動するように構成される。また、デジタル／アナ
ログ変換回路Ｄ／Ａ、アナログ／デジタル変換回路Ａ／
Ｄは、図示しないアナログ回路用の電源電圧とグランド
電圧で駆動するようになっている。

【００２７】次に、図２により、ＬＳＩパッケージの外
部端子の配置の一例を説明する。図２はＬＳＩパッケー
ジの外部端子の概略配置図を表し、（ａ）は本実施の形
態に対する比較例、（ｂ）は本実施の形態の例を示す。

【００２８】本実施の形態に対する比較例のＬＳＩパッ
ケージは、（ａ）のように、外部端子Ｔとして、供給電
圧ＶＣＣ用の端子Ｔ１’と、これと対をなすグランド電
圧ＶＳＳ（１）用の端子Ｔ２’と、電源電圧ＶＣＬ用の
端子Ｔ３’と、これと対をなすグランド電圧ＶＳＳ
（２）用の端子Ｔ４’などが設けられている。なお、他
の端子Ｔは、データ入出力用、制御信号入出力用などの
各端子である。

【００２９】これに対して、本実施の形態の例のＬＳＩ
パッケージは、（ｂ）のように、外部端子Ｔとして、供
給電圧ＶＣＣ用の端子Ｔ１と、これと対をなすグランド
電圧ＶＳＳ用の端子Ｔ２と、電源電圧ＶＣＬ用の端子Ｔ
３と、これと対をなすグランド電圧ＶＳＬ用の端子Ｔ４
などが設けられている。特に、グランド電圧ＶＳＬ用の
端子Ｔ４が、詳細は後述するが、本実施の形態に対する
比較例と異なる接続形態を採っている。

【００３０】なお、図２において、ＬＳＩパッケージ
は、ＱＦＰを一例として挙げているが、他のＢＧＡ、Ｃ
ＳＰなどのパッケージでも同様である。このＱＦＰ構造
では、ＬＳＩチップ上のパッドとリードフレーム上のイ
ンナーリードとの間をそれぞれワイヤにより接続し、各
インナーリードに対応するアウターリードがそれぞれ、
供給電圧ＶＣＣ用の端子Ｔ１、グランド電圧ＶＳＳ用の
端子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３、グランド電圧
ＶＳＬ用の端子Ｔ４などの外部端子Ｔとなる。この外部
端子Ｔを除いた、ＬＳＩチップ上のパッドとリードフレ
ーム上のインナーリードとの接続部分などをレジンなど
により封止することにより、外部端子Ｔが４方向に突出
されたＱＦＰ構造となる。

【００３１】次に、図３により、ＬＳＩパッケージを実
装する実装基板の配線の配置の一例を説明する。図３は
実装基板の配線の概略レイアウト図を表し、（ａ）は本
実施の形態に対する比較例、（ｂ）は本実施の形態の例
を示す。

【００３２】本実施の形態に対する比較例の実装基板
は、（ａ）のように、ＬＳＩパッケージの各端子に対応
する位置に、これらの各端子が実装されて電気的に接続
される複数の配線パッドＬＰがリング状に配置されてい
る。複数の配線パッドＬＰのうち、供給電圧ＶＣＣ用の
配線パッドＬＰ１’、これと対をなすグランド電圧ＶＳ
Ｓ（１）用の配線パッドＬＰ２’には配線パターンが引
き回され、この相互間にバイパスコンデンサ（キャパシ
タ）Ｃ１が実装されて電気的に接続される。さらに、電
源電圧ＶＣＬ用の配線パッドＬＰ３’、これと対をなす
グランド電圧ＶＳＳ（２）用の配線パッドＬＰ４’にも
配線パターンが引き回され、この相互間に電源電圧ＶＣ
Ｌ安定化用のキャパシタＣ２が実装されて電気的に接続
される。

【００３３】また、これらの配線パッドＬＰの内周部に
は、基板グランド電圧Ｇｎｄのベタ配線が配置され、グ
ランド電圧ＶＳＳ（１）用の配線パッドＬＰ２’、グラ
ンド電圧ＶＳＳ（２）用の配線パッドＬＰ４’はそれぞ
れ配線パターンを通じて基板グランド電圧Ｇｎｄに電気
的に接続されている。なお、図３では、供給電圧ＶＣＣ
はビアホール（スルーホール）ＶＩＡを通じて別層から
給電されるが、同一層から給電することも可能である。

【００３４】これに対して、本実施の形態の例の実装基
板は、（ｂ）のように、前記（ａ）と同様に、ＬＳＩパ
ッケージの各端子に対応する位置に複数の配線パッドＬ
Ｐがリング状に配置され、供給電圧ＶＣＣ用の配線パッ
ドＬＰ１、これと対をなすグランド電圧ＶＳＳ用の配線
パッドＬＰ２から引き回された配線パターン間にバイパ
スコンデンサ（キャパシタ）Ｃ１が接続され、さらに、
電源電圧ＶＣＬ用の配線パッドＬＰ３、これと対をなす
グランド電圧ＶＳＬ用の配線パッドＬＰ４から引き回さ
れた配線パターン間に電源電圧ＶＣＬ安定化用のキャパ
シタＣ２が接続される。

【００３５】しかしながら、本実施の形態の例の実装基
板では、これらの配線パッドＬＰの内周部に配置された
基板グランド電圧Ｇｎｄのベタ配線に対して、グランド
電圧ＶＳＳ用の配線パッドＬＰ２のみが配線パターンを
通じて接続され、グランド電圧ＶＳＬ用の配線パッドＬ
Ｐ４は積極的に接続しない配置を採っている。さらに、
バイパスコンデンサＣ１、電源電圧ＶＣＬ安定化用のキ
ャパシタＣ２はそれぞれ、配線パッドＬＰの近くに設け
て、できる限りＬＳＩパッケージの近傍に設けることが
望ましい。ＬＳＩパッケージの近傍とは、たとえば後述
する図４に示す電解コンデンサＣ０よりもＬＳＩパッケ
ージ側である。なお、配線パッドＬＰの内周部に配置さ
れた基板グランド電圧Ｇｎｄをベタ配線として説明した
が、必ずしもベタ配線に限定するものではない。

【００３６】よって、前記図２（ｂ）に示した、降圧前
の供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用
の端子Ｔ２、降圧後の電源電圧ＶＣＬ用の端子Ｔ３とグ
ランド電圧ＶＳＬ用の端子Ｔ４を別々に設けたＬＳＩパ
ッケージを、前記図３（ｂ）に示した実装基板に実装し
た状態では、降圧前のグランド電圧ＶＳＳ用の端子Ｔ２
は実装基板の基板グランド電圧Ｇｎｄには接続するが、
降圧後のグランド電圧ＶＳＬ用の端子Ｔ４は降圧前のグ
ランド電圧ＶＳＳ用の端子Ｔ２とは接続しない状態、す
なわち基板グランド電圧Ｇｎｄには非接続となる。これ
を回路的に示すと、次に示す図４のようになる。

【００３７】次に、図４により、ＬＳＩパッケージを実
装基板に実装したシステムの構成の一例を説明する。図
４はシステムの概略回路図を表し、（ａ）は本実施の形
態に対する比較例、（ｂ）は本実施の形態の例を示す。

【００３８】本実施の形態に対する比較例のシステム
は、（ａ）のように、供給電圧ＶＣＣ用の端子Ｔ１’か
ら、内部降圧回路ＶＣＬＧ、コア回路ＣＣ、グランド電
圧ＶＳＳ（１）用の端子Ｔ２’を経由し、バイパスコン
デンサＣ１を通じて供給電圧ＶＣＣ用の端子Ｔ１’に戻
るように電流が流れる経路と、電源電圧ＶＣＬ用の端子
Ｔ３’から、コア回路ＣＣ、グランド電圧ＶＳＳ（２）
用の端子Ｔ４’を経由し、キャパシタＣ２を通じて電源
電圧ＶＣＬ用の端子Ｔ３’に戻るように電流が流れる経
路が形成される。さらに、グランド電圧ＶＳＳ（２）用
の端子Ｔ４’から、実装基板上の配線を通じてグランド
電圧ＶＳＳ（１）用の端子Ｔ２’に流れる電流経路が形
成される。これらの電流経路により、ＬＳＩパッケージ
の内部で発生したノイズが実装基板上の基幹電源である
基板電源電圧Ｖｃｃ、基板グランド電圧Ｇｎｄに漏洩
し、不要電磁輻射を引き起こす要因となっている。

【００３９】なお、実装基板上において、供給電圧ＶＣ
Ｃ用の端子Ｔ１’とグランド電圧ＶＳＳ（１）用の端子
Ｔ２’との間に接続される電解コンデンサＣ０は、バイ
パスコンデンサＣ１の不足分を補助するために、システ
ム全体として基幹電源である基板電源電圧Ｖｃｃと基板
グランド電圧Ｇｎｄとの間に接続されるキャパシタであ
る。たとえば、バイパスコンデンサＣ１が０．１μＦ程
度であるのに対して、電解コンデンサＣ０は５０μＦ程
度の大きなものが用いられる。

【００４０】これに対して、本実施の形態の例のシステ
ムは、（ｂ）のように、前記（ａ）と同様に、供給電圧
ＶＣＣ用の端子Ｔ１から、内部降圧回路ＶＣＬＧ、コア
回路ＣＣ、グランド電圧ＶＳＳ用の端子Ｔ２を経由し、
バイパスコンデンサＣ１を通じて供給電圧ＶＣＣ用の端
子Ｔ１に戻る電流経路と、電源電圧ＶＣＬ用の端子Ｔ３
から、コア回路ＣＣ、グランド電圧ＶＳＬ用の端子Ｔ４
を経由し、キャパシタＣ２を通じて電源電圧ＶＣＬ用の
端子Ｔ３に戻る電流経路が形成される。しかしながら、
グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ
用の端子Ｔ２に接続されていないので、ＬＳＩパッケー
ジの内部で発生したノイズが実装基板上の基板電源電圧
Ｖｃｃ、基板グランド電圧Ｇｎｄに漏洩することがない
ので、不要電磁輻射の発生を防止することができる。

【００４１】次に、図５により、ＬＳＩパッケージを実
装基板に実装したシステムにおける不要電磁輻射の測定
結果の一例を説明する。図５はシステムにおける不要電
磁輻射の測定結果の説明図を示す。

【００４２】図５において、横軸は周波数［ＭＨｚ］、
縦軸はノイズ電流量を示し、たとえば１６ＭＨｚの基本
波に対する整数倍の高調波成分におけるノイズスペクト
ルを測定している。この不要電磁輻射の測定は、アンテ
ナから受信したノイズをスペクトラムアナライザで観測
することにより測定することができる。この測定結果
は、図５のように、本実施の形態に対する比較例のシス
テムに比べて、本実施の形態の例のシステムの方が全て
の周波数においてノイズスペクトルを低減することがで
きる。

【００４３】以上においては、ＬＳＩパッケージに、供
給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端
子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧Ｖ
ＳＬ用の端子Ｔ４をそれぞれ１対ずつ設け、電源電圧Ｖ
ＣＬ安定化用のキャパシタＣ２をＬＳＩパッケージの外
部に設けた場合を例に説明したが、以下においては、Ｌ
ＳＩパッケージに複数対の端子を設ける場合、電源電圧
ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部
に設ける場合、実装基板上の供給電圧ＶＣＣ用の配線に
高インダクタンス成分を付加する場合などの変形例を順
に説明する。

【００４４】次に、図６，図７，図８により、ＬＳＩパ
ッケージに複数対の端子を設ける場合の一例を説明す
る。図６はＬＳＩチップ上の回路および電源の概略レイ
アウト図、図７はＬＳＩパッケージの外部端子の概略配
置図、図８は実装基板の配線の概略レイアウト図をそれ
ぞれ示す。

【００４５】図６に示すマイクロコンピュータには、Ｌ
ＳＩチップの周辺部に、接続パッドとして、３対の供給
電圧ＶＣＣ用のパッドＰ１，Ｐ５，Ｐ９とグランド電圧
ＶＳＳ用のパッドＰ２，Ｐ６，Ｐ１０、３対の電源電圧
ＶＣＬ用のパッドＰ３，Ｐ７，Ｐ１１とグランド電圧Ｖ
ＳＬ用のパッドＰ４，Ｐ８，Ｐ１２などが設けられてい
る。また、ＬＳＩチップの周辺部には、各パッドＰ１〜
Ｐ１２に接続された周回配線として、供給電圧ＶＣＣ用
のパッドＰ１，Ｐ５，Ｐ９に接続された配線Ｌ１と、グ
ランド電圧ＶＳＳ用のパッドＰ２，Ｐ６，Ｐ１０に接続
された配線Ｌ２と、電源電圧ＶＣＬ用のパッドＰ３，Ｐ
７，Ｐ１１に接続された配線Ｌ３と、グランド電圧ＶＳ
Ｌ用のパッドＰ４，Ｐ８，Ｐ１２に接続された配線Ｌ４
などが設けられている。特に、配線Ｌ２と配線Ｌ４との
接続は、この接続点ＬＣがパッドＰ４，Ｐ８，Ｐ１２、
Ｐ２，Ｐ６，Ｐ１０のそれぞれとの間でインピーダンス
が最大、すなわち相互間の距離がほぼ最長となるような
位置に設けられている。

【００４６】図７に示すＬＳＩパッケージは、ＬＳＩチ
ップ上の各パッドに接続された外部端子Ｔとして、３対
の供給電圧ＶＣＣ用の端子Ｔ１，Ｔ５，Ｔ９とグランド
電圧ＶＳＳ用の端子Ｔ２，Ｔ６，Ｔ１０、３対の電源電
圧ＶＣＬ用の端子Ｔ３，Ｔ７，Ｔ１１とグランド電圧Ｖ
ＳＬ用の端子Ｔ４，Ｔ８，Ｔ１２などが設けられてい
る。

【００４７】図８に示す実装基板は、３対の供給電圧Ｖ
ＣＣ用の配線パッドＬＰ１，ＬＰ５，ＬＰ９とグランド
電圧ＶＳＳ用の配線パッドＬＰ２，ＬＰ６，ＬＰ１０か
ら引き回された配線パターン間のそれぞれにバイパスコ
ンデンサＣ１，Ｃ３，Ｃ５が接続され、３対の電源電圧
ＶＣＬ用の配線パッドＬＰ３，ＬＰ７，ＬＰ１１とグラ
ンド電圧ＶＳＬ用の配線パッドＬＰ４，ＬＰ８，ＬＰ１
２から引き回された配線パターン間のそれぞれに電源電
圧ＶＣＬ安定化用のキャパシタＣ２，Ｃ４，Ｃ６が接続
される。この図８においても、前記図３と同様に、グラ
ンド電圧ＶＳＬ用の配線パッドＬＰ４，ＬＰ８，ＬＰ１
２のそれぞれは基板グランド電圧Ｇｎｄのベタ配線に対
して積極的に接続しない配置を採っている。

【００４８】次に、図９，図１０により、電源電圧ＶＣ
Ｌ安定化用のキャパシタをＬＳＩパッケージの内部に設
ける場合の一例を説明する。図９は電源電圧ＶＣＬ安定
化用のキャパシタをＬＳＩパッケージの内部に設け、電
源電圧ＶＣＬ用、グランド電圧ＶＳＬ用の各端子をオー
プン状態にする場合のシステムの概略回路図、図１０は
グランド電圧ＶＳＬ用の端子をＬＳＩパッケージから出
さない場合のシステムの概略回路図をそれぞれ示す。

【００４９】図９に示すシステムは、ＬＳＩパッケージ
の内部において、電源電圧ＶＣＬ用の端子Ｔ３（配線）
とグランド電圧ＶＳＬ用の端子Ｔ４（配線）との間にキ
ャパシタＣ２を接続する構成を採っている。その場合、
電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の
端子Ｔ４との間には実装基板上で何も接続せずにオープ
ン状態にする。従って、前記と同様に、グランド電圧Ｖ
ＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２に
接続されていないので、ＬＳＩパッケージの内部で発生
したノイズが実装基板上の基幹電源系に漏洩することが
ないので、不要電磁輻射の発生を防止することができ
る。

【００５０】なお、ＬＳＩパッケージの内部にキャパシ
タＣ２を接続する構成は、たとえばＬＳＩチップを搭載
する基板上にチップコンデンサなどのキャパシタを搭載
してパッケージ構造にしたり、あるいはＬＳＩチップを
搭載する基板の内部にキャパシタを作り込む方法などを
用いることによって可能となる。

【００５１】図１０に示すシステムは、ＬＳＩパッケー
ジの内部において、電源電圧ＶＣＬ用の端子Ｔ３（配
線）とグランド電圧ＶＳＬ用の配線との間にキャパシタ
Ｃ２を接続し、グランド電圧ＶＳＬについてはＬＳＩパ
ッケージの端子として設けない構成を採用することによ
り、前記と同様の効果を得ることができる。

【００５２】次に、図１１〜図１６により、実装基板上
の供給電圧ＶＣＣ用の配線に高インダクタンス成分を付
加する場合の一例を説明する。図１１は高インダクタン
ス素子を付けた場合のシステムの概略回路図、図１２は
高インダクタンスになるように引き回し配線を付けた場
合のシステムの概略回路図、図１３〜図１６はこれらを
組み合わせた場合のシステムの概略回路図をそれぞれ示
す。

【００５３】図１１〜図１６のように、実装基板上の供
給電圧ＶＣＣ用の配線に高インダクタンス成分を付加す
る場合には、実装基板の基幹電源系からのノイズを減ら
すことができるので、より一層、不要電磁輻射の発生を
防止することができると言う効果が得られる。なお、図
１１〜図１６に示すシステムの構成において、前述した
内容と重複する部分については、詳細な説明は省略す
る。

【００５４】図１１に示すシステムは、前記図４（ｂ）
の構成に加えて、さらに実装基板上の供給電圧ＶＣＣ用
の配線に高インダクタンス素子Ｌ１０を実装して接続す
る構成を採っている。すなわち、このシステムでは、内
部降圧回路ＶＣＬＧを内蔵し、供給電圧ＶＣＣ用の端子
Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、電源電圧ＶＣ
Ｌ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４を設
けたＬＳＩパッケージにおいて、グランド電圧ＶＳＬ用
の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２（基板グ
ランド電圧）と接続せずに、電源電圧ＶＣＬ用の端子Ｔ
３とグランド電圧ＶＳＬ用の端子Ｔ４との間にキャパシ
タＣ２、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧Ｖ
ＳＳ用の端子Ｔ２との間にバイパスコンデンサＣ１を実
装基板上で実装した上で、供給電圧ＶＣＣ側に高インダ
クタンス素子Ｌ１０を実装基板上に実装する。たとえ
ば、高インダクタンス素子Ｌ１０には、１００ＭＨｚに
おいて６００Ω程度のインピーダンスを有するフェライ
トビーズなどが用いられる。

【００５５】図１２に示すシステムは、前記図４（ｂ）
の構成に付加した、前記図１１の高インダクタンス素子
Ｌ１０に代えて、実装基板上の供給電圧ＶＣＣ用の配線
に高インダクタンスになるように引き回し配線Ｌ１１を
配置して接続する構成を採っている。

【００５６】図１３に示すシステムは、前記図９の構成
に加えて、前記図１１と同様に、実装基板上の供給電圧
ＶＣＣ用の配線に高インダクタンス素子Ｌ１０を実装し
て接続する構成を採っている。

【００５７】図１４に示すシステムは、前記図９の構成
に付加した、前記図１３の高インダクタンス素子Ｌ１０
に代えて、前記図１２と同様に、実装基板上の供給電圧
ＶＣＣ用の配線に高インダクタンスになるように引き回
し配線Ｌ１１を実装して接続する構成を採っている。

【００５８】図１５に示すシステムは、前記図１０の構
成に加えて、前記図１１と同様に、実装基板上の供給電
圧ＶＣＣ用の配線に高インダクタンス素子Ｌ１０を実装
して接続する構成を採っている。

【００５９】図１６に示すシステムは、前記図１０の構
成に付加した、前記図１５の高インダクタンス素子Ｌ１
０に代えて、前記図１２と同様に、実装基板上の供給電
圧ＶＣＣ用の配線に高インダクタンスになるように引き
回し配線Ｌ１１を実装して接続する構成を採っている。

【００６０】次に、図１７により、実装基板上におい
て、グランド電圧ＶＳＬ用の端子とグランド電圧ＶＳＳ
用の端子との間に高インダクタンス成分を付加する場合
の一例を説明する。図１７はグランド電圧ＶＳＬ用の端
子とグランド電圧ＶＳＳ用の端子との間に高インダクタ
ンス素子を付けた場合のシステムの概略回路図を示す。

【００６１】図１７に示すシステムは、前記図４（ｂ）
の構成に加えて、さらに実装基板上において、グランド
電圧ＶＳＬ用の端子Ｔ４とグランド電圧ＶＳＳ用の端子
Ｔ２との間に高インダクタンス素子Ｌ２０を実装して接
続する構成を採っている。すなわち、このシステムで
は、内部降圧回路ＶＣＬＧを内蔵し、供給電圧ＶＣＣ用
の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、電源電
圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ
４を設けたＬＳＩパッケージにおいて、電源電圧ＶＣＬ
用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間
にキャパシタＣ２、供給電圧ＶＣＣ用の端子Ｔ１とグラ
ンド電圧ＶＳＳ用の端子Ｔ２との間にバイパスコンデン
サＣ１を実装基板上で実装した上で、グランド電圧ＶＳ
Ｌ用の端子Ｔ４とグランド電圧ＶＳＳ用の端子Ｔ２との
間に高インダクタンス素子Ｌ２０を実装基板上に実装す
る。

【００６２】この構成によれば、グランド電圧ＶＳＬ用
の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２に高イン
ダクタンス素子Ｌ２０を通じて接続されているので、前
記と同様に、ＬＳＩパッケージの内部で発生したノイズ
が実装基板上の基幹電源系に漏洩することが抑制される
ので、不要電磁輻射の発生を防止することができるよう
になる。

【００６３】以上説明したように、本実施の形態のＬＳ
Ｉパッケージ（半導体装置）、およびそれを実装基板上
に実装したシステムによれば、以下のような効果を得る
ことができる。

【００６４】（１）内部降圧回路ＶＣＬＧを内蔵したＬ
ＳＩパッケージにおいて、電源電圧ＶＣＬ、グランド電
圧ＶＳＬはコア回路ＣＣの電源系であり、これらの電源
電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子
Ｔ４との間にキャパシタＣ２を実装基板上で接続するこ
とにより、このキャパシタＣ２には、供給電圧ＶＣＣ用
の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２との間に
接続されたバイパスコンデンサＣ１に比べて数百倍大き
なノイズ電流が流れるようにすることができる。これ
は、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ
用の端子Ｔ４との間は、供給電圧ＶＣＣ用の端子Ｔ１と
グランド電圧ＶＳＳ用の端子Ｔ２との間に比べてコア回
路ＣＣの動作により生じる電圧変動が大きいためであ
る。そして、グランド電圧ＶＳＳ用の端子Ｔ２は実装基
板上の基幹電源系のグランド電圧Ｇｎｄに接続されてい
なければならないが、グランド電圧ＶＳＬ用の端子Ｔ４
はグランド電圧ＶＳＳ用の端子Ｔ２（基幹電源系のグラ
ンド電圧Ｇｎｄ）と接続しないので、ノイズ電流が実装
基板上の基幹電源・グランドに流れにくくなり、ＥＭＩ
を低減することができる。

【００６５】（２）キャパシタＣ２、バイパスコンデン
サＣ１をそれぞれ、電源電圧ＶＣＬ用の端子Ｔ３とグラ
ンド電圧ＶＳＬ用の端子Ｔ４、供給電圧ＶＣＣ用の端子
Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２の近傍に設ける
ことにより、ノイズ電流がＬＳＩパッケージの近傍で低
減されるので、ＥＭＩ低減効果を十分に得ることができ
る。

【００６６】（３）グランド電圧ＶＳＳ用の端子Ｔ２に
接続された配線Ｌ２と、グランド電圧ＶＳＬ用の端子Ｔ
４に接続された配線Ｌ４との接続は、この接続点ＬＣが
グランド電圧ＶＳＬ用の端子Ｔ４、グランド電圧ＶＳＳ
用の端子Ｔ２との間でインピーダンスが最大となるよう
な位置に設けることにより、グランド電圧ＶＳＳ用の端
子Ｔ２にノイズ電流が流れにくくなり、ＥＭＩ低減効果
を十分に得ることができる。

【００６７】（４）内部降圧回路ＶＣＬＧを内蔵したＬ
ＳＩパッケージの内部において、電源電圧ＶＣＬ用の配
線とグランド電圧ＶＳＬ用の配線との間にキャパシタＣ
２を接続する場合にも、前記（１）と同様に、キャパシ
タＣ２にはバイパスコンデンサＣ１に比べて数百倍大き
なノイズ電流が流れるようにすることができ、また、グ
ランド電圧ＶＳＬ用の配線はグランド電圧ＶＳＳ用の配
線と接続しないので、ノイズ電流が実装基板上の基幹電
源・グランドに流れにくくなり、ＥＭＩ低減効果を得る
ことができる。

【００６８】（５）実装基板上の供給電圧ＶＣＣ用の配
線に、高インダクタンス素子Ｌ１０や引き回し配線Ｌ１
１などの高インダクタンス成分を付加する場合には、実
装基板の基幹電源系からのノイズを減らすことができる
ので、より一層、ＥＭＩ低減効果を得ることができる。

【００６９】（６）グランド電圧ＶＳＬ用の端子Ｔ４を
グランド電圧ＶＳＳ用の端子Ｔ２に、高インダクタンス
素子Ｌ２０などの高インダクタンス成分を通じて接続す
る場合には、ノイズ電流が実装基板上の基幹電源・グラ
ンドに流れにくくなり、ＥＭＩ低減効果を得ることがで
きる。

【００７０】（７）ＬＳＩパッケージのユーザ側でのＥ
ＭＩ基板設計が容易となり、さらにＥＭＩ対策部品を減
らすことにより、低コスト化を実現することができる。

【００７１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００７２】たとえば、前記実施の形態においては、マ
イクロコンピュータを例に説明したが、内部降圧回路を
内蔵するＬＳＩ製品全般に適用可能であり、特に低ノイ
ズ化が必要とされる車載用などのマイクロコンピュータ
に良好に適用することができ、さらに、内部降圧回路内
蔵ＬＳＩ製品を使用するユーザへのサポート技術などに
応用することができる。

【００７３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７４】（１）外部から供給される供給電圧用の第
１端子と、この第１端子と対をなす基準電圧用の第２端
子との間に第１キャパシタを設け、外部から供給される
供給電圧を降圧した内部降圧後の電源電圧用の第３端子
と、この第３端子と対をなす基準電圧用の第４端子との
間に第２キャパシタを設け、積極的に第２端子と第４端
子との間は接続しないように構成する。これにより、第
３端子と第４端子間には、第１端子と第２端子間に比べ
てコア回路の動作により生じる電圧変動が大きいため、
第２キャパシタには第１キャパシタに比べて大きなノイ
ズ電流が流れることとなり、第４端子は第２端子と接続
されていないため、ノイズ電流が実装基板上の基幹電源
・グランドに流れにくくなり、ＥＭＩ低減効果を得るこ
とができる。

【００７５】（２）第１キャパシタ、第２キャパシタは
それぞれ、第１端子と第２端子、第３端子と第４端子の
近傍に設けることにより、ノイズ電流が半導体装置の近
傍で低減され、ＥＭＩ低減効果を十分に得ることができ
る。

【００７６】（３）第２端子に接続された第２配線と、
第４端子に接続された第４配線とを設け、第２配線と第
４配線との接続は、この接続点が第４端子、第２端子と
の間でインピーダンスが最大となるような位置に設ける
ことにより、第２端子にノイズ電流が流れにくくなり、
ＥＭＩ低減効果を十分に得ることができる。

【００７７】（４）内部降圧後の電源電圧用の複数の第
３端子と、これらの複数の第３端子のそれぞれと対をな
す基準電圧用の複数の第４端子とを設けた場合でも、前
記（１）〜（３）と同様に、ＥＭＩ低減効果を十分に得
ることができる。

【００７８】（５）半導体装置の内部において、内部降
圧後の電源電圧用の第３配線と、この第３配線と対をな
す基準電圧用の第４配線との間にキャパシタを接続し、
積極的に第４配線用の第４端子を設けないか、あるいは
第４配線用の第４端子を設け、外部において積極的に第
４端子は接続しないようにした場合にも、前記（１）〜
（３）と同様に、ＥＭＩ低減効果を十分に得ることがで
きる。

【００７９】（６）前記（１）〜（５）により、外部か
ら供給される供給電圧を内部降圧回路で降圧し、この内
部降圧後の電源電圧で内部回路を駆動するマイクロコン
ピュータなどの半導体装置、およびそれを実装基板上に
実装したシステムにおいて、ＥＭＩ低減効果を十分に得
ることができる。

【００８０】（７）前記（１）〜（５）により、マイク
ロコンピュータなどの半導体装置のＥＭＩ基板設計が容
易となり、さらにＥＭＩ対策部品を減らすことにより、
半導体装置およびシステムの低コスト化を実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の半導体装置において、
ＬＳＩチップ上の回路および電源を示す概略レイアウト
図である。

【図２】（ａ），（ｂ）は本発明の一実施の形態の半導
体装置において、ＬＳＩパッケージの外部端子を示す概
略配置図（（ａ）は本実施の形態に対する比較例、
（ｂ）は本実施の形態の例）である。

【図３】（ａ），（ｂ）は本発明の一実施の形態におい
て、ＬＳＩパッケージを実装する実装基板の配線を示す
概略レイアウト図（（ａ）は本実施の形態に対する比較
例、（ｂ）は本実施の形態の例）である。

【図４】（ａ），（ｂ）は本発明の一実施の形態におい
て、ＬＳＩパッケージを実装基板に実装したシステムを
示す概略回路図（（ａ）は本実施の形態に対する比較
例、（ｂ）は本実施の形態の例）である。

【図５】本発明の一実施の形態において、ＬＳＩパッケ
ージを実装基板に実装したシステムにおける不要電磁輻
射の測定結果を示す説明図である。

【図６】本発明の一実施の形態において、ＬＳＩパッケ
ージに複数対の端子を設ける場合の、ＬＳＩチップ上の
回路および電源を示す概略レイアウト図である。

【図７】本発明の一実施の形態において、ＬＳＩパッケ
ージに複数対の端子を設ける場合の、ＬＳＩパッケージ
の外部端子を示す概略配置図である。

【図８】本発明の一実施の形態において、ＬＳＩパッケ
ージに複数対の端子を設ける場合の、ＬＳＩパッケージ
を実装する実装基板の配線を示す概略レイアウト図であ
る。

【図９】本発明の一実施の形態において、電源電圧ＶＣ
Ｌ安定化用のキャパシタをＬＳＩパッケージの内部に設
け、電源電圧ＶＣＬ用、グランド電圧ＶＳＬ用の各端子
をオープン状態にする場合のシステムを示す概略回路図
である。

【図１０】本発明の一実施の形態において、電源電圧Ｖ
ＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に
設け、グランド電圧ＶＳＬ用の端子をＬＳＩパッケージ
から出さない場合のシステムを示す概略回路図である。

【図１１】本発明の一実施の形態において、実装基板上
の供給電圧ＶＣＣ用の配線に高インダクタンス素子を付
けた場合のシステムを示す概略回路図である。

【図１２】本発明の一実施の形態において、実装基板上
の供給電圧ＶＣＣ用の配線に高インダクタンスになるよ
うに引き回し配線を付けた場合のシステムを示す概略回
路図である。

【図１３】本発明の一実施の形態において、図９と図１
１とを組み合わせた場合のシステムを示す概略回路図で
ある。

【図１４】本発明の一実施の形態において、図９と図１
２とを組み合わせた場合のシステムを示す概略回路図で
ある。

【図１５】本発明の一実施の形態において、図１０と図
１１とを組み合わせた場合のシステムを示す概略回路図
である。

【図１６】本発明の一実施の形態において、図１０と図
１２とを組み合わせた場合のシステムを示す概略回路図
である。

【図１７】本発明の一実施の形態において、グランド電
圧ＶＳＬ用の端子とグランド電圧ＶＳＳ用の端子との間
に高インダクタンス素子を付けた場合のシステムを示す
概略回路図である。

【符号の説明】ＶＣＬＧ内部降圧回路ＣＰＵ中央演算処理ユニットＦＰＵ浮動小数点演算処理ユニットＣＰＧクロックパルス発振器ＰＬＬ位相同期ループ回路ＳＣＩシリアルコミュニケーションインタフェース回
路ＴＩＭＥＲタイマＲＡＭランダムアクセスメモリＦＬＡＳＨＲＯＭフラッシュメモリＤ／Ａデジタル／アナログ変換回路Ａ／Ｄアナログ／デジタル変換回路Ｉ／ＯＰＯＲＴ入出力回路ＣＣコア回路ＶＣＣ供給電圧ＶＳＳグランド電圧ＶＣＬ電源電圧ＶＳＬグランド電圧Ｖｃｃ基板電源電圧Ｇｎｄ基板グランド電圧Ｐ１〜Ｐ１２パッドＬ１〜Ｌ４配線ＬＣ接続点Ｔ，Ｔ１〜Ｔ１２端子ＬＰ，ＬＰ１〜ＬＰ１２配線パッドＣ１バイパスコンデンサＣ２キャパシタＣ０電解コンデンサＬ１０高インダクタンス素子Ｌ１１引き回し配線Ｌ２０高インダクタンス素子

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F038 BB04 BE07 BE09 BH03 BH19 CD02 CD04 CD14 DF03 DF04 DF05 DF11 EZ20 5F067 AA00 AB03 CD01 CD03 5J022 AC01 BA02 CD02 CG01 5J056 AA00 BB25 CC00 CC04 DD12 DD51 DD53 EE00 FF06 KK02 KK03

Claims

【特許請求の範囲】

【請求項１】外部から供給される供給電圧用の第１端
子と、前記第１端子と対をなす基準電圧用の第２端子
と、前記外部から供給される供給電圧を降圧した内部降
圧後の電源電圧用の第３端子と、前記第３端子と対をな
す基準電圧用の第４端子とを設けた半導体装置と、前記半導体装置を実装し、前記第２端子と前記第４端子
との間は前記半導体装置の外部で接続せずに、前記第１
端子と前記第２端子との間に第１キャパシタを設け、前
記第３端子と前記第４端子との間に第２キャパシタを設
けた実装基板と、を有することを特徴とするシステム。
【請求項２】請求項１記載のシステムにおいて、前記第１キャパシタは、前記第１端子と前記第２端子と
の近傍に設け、前記第２キャパシタは、前記第３端子と前記第４端子と
の近傍に設けたことを特徴とするシステム。
【請求項３】請求項１記載のシステムにおいて、前記半導体装置は、前記第２端子に接続された第２配線
と、前記第４端子に接続された第４配線とを設け、前記
第２配線と前記第４配線との接続は、この接続点が前記
第４端子、前記第２端子との間でインピーダンスが最大
となるような位置に設けたことを特徴とするシステム。
【請求項４】請求項１記載のシステムにおいて、前記半導体装置は、前記内部降圧後の電源電圧用の複数
の第３端子と、前記複数の第３端子のそれぞれと対をな
す基準電圧用の複数の第４端子とを設け、前記実装基板は、前記複数の第３端子のそれぞれと前記
複数の第４端子のそれぞれとの間に第２キャパシタをそ
れぞれ設け、前記複数の第４端子のそれぞれの間を接続
しないことを特徴とするシステム。
【請求項５】請求項４記載のシステムにおいて、前記第２キャパシタは、前記複数の第３端子のそれぞれ
と前記複数の第４端子のそれぞれとの近傍に設けたこと
を特徴とするシステム。
【請求項６】請求項４記載のシステムにおいて、前記半導体装置は、前記供給電圧用の複数の第１端子
と、前記複数の第１端子のそれぞれと対をなす基準電圧
用の複数の第２端子と、前記複数の第２端子のそれぞれ
に接続された第２配線と、前記複数の第４端子のそれぞ
れに接続された第４配線とを設け、前記第２配線と前記
第４配線との接続は、この接続点が前記複数の第４端子
のそれぞれ、前記複数の第２端子のそれぞれとの間でイ
ンピーダンスが最大となるような位置に設けたことを特
徴とするシステム。
【請求項７】外部から供給される供給電圧用の第１端
子と、前記第１端子と対をなす基準電圧用の第２端子
と、前記外部から供給される供給電圧を降圧した内部降
圧後の電源電圧用の第３配線と、前記第３配線と対をな
す基準電圧用の第４配線と、前記第３配線と前記第４配
線との間を接続するキャパシタとを有し、前記第４配線用の第４端子を設けないことを特徴とする
半導体装置。
【請求項８】外部から供給される供給電圧用の第１端
子と、前記第１端子と対をなす基準電圧用の第２端子
と、前記外部から供給される供給電圧を降圧した内部降
圧後の電源電圧用の第３配線と、前記第３配線と対をな
す基準電圧用の第４配線と、前記第３配線と前記第４配
線との間を接続するキャパシタと、前記第４配線用の第
４端子とを有し、外部において、前記第４端子は接続しないことを特徴と
する半導体装置。
【請求項９】外部から供給される供給電圧用の第１端
子と、前記第１端子と対をなす基準電圧用の第２端子
と、前記外部から供給される供給電圧を降圧した内部降
圧後の電源電圧用の第３端子と、前記第３端子と対をな
す基準電圧用の第４端子とを設け、外部において、前記第２端子と前記第４端子との間は接
続せずに、前記第３端子と前記第４端子との間にキャパ
シタを接続することを特徴とする半導体装置。